|
속도 개선과 직결된다. 디지털 회로에서 중요한 위치를 차지하고 있는 덧셈 회로의 속도 개선을 위해 여러 carry 계산 방법들이 제안되었다. 1. 실험 결과
(1) Verilog 코드
(2) wave form
(3) 진리표
(4) Delay time
2. 결과 분석 및 토의
|
|
|
Sequence Detector 설계
<Verilog Code>
`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.
module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )
input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;
reg f
|
|
|
번호가 순서가 다른지 반대의 결과가 나왔다. 번호를 살짝 바꾸어 다시 실험해보니 제대로 나왔다. 무엇보다 이런 방식으로 우리가 코딩한 프로그램이 기기로서 구현이 된다는 사실을 확인한 것이 큰 소득이었다. 1. 결과 분석
2. 토의
|
|
|
구조
③ 상용 Network Processor의 소개 - Intel IXP1200
④ Verilog HDL
2) 지금까지 연구한 내용
① 802.11 MAC에서 처리되어지는 Frame들의 Format
② Frame Generation하는 과정을 C/C++로 모델링
2. 연구진행계획
3. 참고문헌
* 첨부 1
* 첨부 2
* 첨부 3
|
|
|
case 1인 경우의 것이고 두 번째 waveform과 네 번째 waveform은 case 2인 경우의 것이다. < 제 목 >
< 목 표 >
< 설계조건 >
1. FSM state diagram
2. 엘리베이터 동작 설명
3. verilog 코드 & 주석
4. verilog 설명
5. waveform + 설명
6. 결과 및 토의
|
|
 |
로그램 적용 및 그 성과
를 측정하고 피드백하는 모든 시점에서 중요하다고 할 수 있다. 특수교육대상아동에
대한 진단ㆍ평가의 구체적인 목적을 살펴보면 다음과 같은 5가지로 구분할 수 있다
(McLoughlin & Lewis, 1994).
첫째, 선별이다. 선별은 학
|
|
 |
로그 회로 시뮬레이션, TCAD 기반 소자 특성 분석, 그리고 MATLAB, Python 기반의 데이터 분석 및 제어 알고리즘 설계를 병행하겠습니다. 연구 목표는 매년 최소 한 편 이상의 SCI(E)급 논문을 작성하고, 국내외 전자전기 관련 학회(ISSCC, VLSI Symposium, IE
|
|
 |
전기의 브랜드 가치를 높이는 데 일조하고자 합니다. 제 목표는 제어기 소프트웨어 분야에서 전문성을 갖춘 인재로 성장하여, 회사의 비전 실현에 기여하는 것입니다. 이를 위해 지속적인 학습과 자기 개발을 게을리하지 않을 것이며, 팀과의
|
|
 |
로그를 분석해 설계 기준과 개발 히스토리를 파악하고, RF 플라즈마 장비에서 요구되는 고전압·고주파 설계상의 세부 요소를 습득하겠습니다.
또한 실제 양산 환경에서 요구되는 EMI/EMS 대응 설계, 전원부의 신뢰성 확보, 고주파 회로의 발열
|
|
|
로그를 작성하여 공유하도록 했고, 주 2회 팀 회의에서 각자 담당한 파트를 5분씩 설명하는 ‘미니 브리핑 세션’을 도입했습니다. 이 과정에서 다수의 오해와 중복 실험이 줄어들었고, 실험 목적에 대한 공통 이해를 바탕으로 프로젝트는 다
|
|
 |
로그를 꼼꼼히 기록하고 데이터 파일을 명확히 분류하는 습관을 갖고 있으며, 동료들과 자료를 공유하여 협업 효율을 높이고 있습니다.
Q9. 본인이 연구나 업무에서 창의성을 발휘했던 사례를 구체적으로 말씀해 주세요.
A9. 기존 단일 코팅 대
|
|
메뉴펼치기
