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RS 플리플롭, D 플리플롭, JK 플리플롭, T 플리플롭
2. S-R 래치
(A) NAND래치-기본적인플립플롭: 2개의NAND 또는2개의NOR로구성
1)NAND래치 회로도
2)NAND래치 등가 부호
3)진리표
4)동작파형
(B)NOR 게이트래치-2개의NAND 또는2개의NOR로구성
1)NOR 래치 회로도
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플립플롭은 (Q = 0,
bar Q ``
= 1) 상태에 그대로 머물게 된다. (Q = 1,
bar Q ``
= 0) 상태에 있는 플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우에도 플립플롭은 이전의 상태를 그대로 유지한다.
이상을 요약하면 기본 RS 플립플롭은 표 1과 같은 진
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플립플롭의 진리표를 확인하는 실험이 었다는걸 깨달았다. 실험테스트 결과 D입력을 클럭펄스가 아닌 Q 출력을 넣게 될경우에는 파형이 클럭펄스 상승에지상태일때 마다 출력이 변한다는 결론을 알수 있었다.
이번실험을 RS래치의 응용에 관
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RS 플립플롭
- 위 그림에서 클럭은 PT의 펄스를 발생시키는 회로에 가해진다. IEEE 기호는 SR 래치와 같은 그림이 된다.
2. D 플립플롭
C
D
0
X
(last state)
0
0
1
1
논리도
진리표
(+)의 에지트리거된 D 플립플롭
- 위 그림에서 짧은 PT의 전압 펄스
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RS플립플롭과 같이 동작함을 증명하였다.
다음 실험부터는 클럭이 필요했다. 클럭을 주는 방법으로는 입력을 주는 방법과 같이 시간을 무시하고 0V 와 5V, 즉 0과 1로 구분하여 입력이 바뀔 때마다 바꾸어 주었다. D-플립플롭의 특성은 여러 가
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D의 입력에 따른 결과를 측정하는 것이고, 세 번째는 첫 번째와 같은 조건에서 PRESET 값이 0일 때의 결과를 측정하는 실험이었다. 실험을 통해 알 수 있었던 점은 SN7474소자는 부논리회로(Active Low)라는 것이다. 즉 7474는 D플립플롭과 RS플립플롭이
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RS플립플롭처럼 동작한다. 즉 7474는 D플립플롭과 RS플립플롭이 조합된 플립플롭이라고 보면 된다. 원래 PRESET은 출력을 1로 CLEAR는 출력을 0으로 만들어주지만 우리는 반전회로이므로 반대로 입력해주어야 하는 것이다. 그러므로 PRESET이 1이 입
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래치보다는 플립 플롭이 좀더 안정적인 동작을 보장한다는 의미이기도 하다. 또한, 그 쓰임새를 따져보면 래치는 데이터를 잠시 저장했다 그대로 전달할 때 쓰이고, F/F는 D, T, RS 등등이 있듯이, 데이터 기억, 데이터 토글, 데이터 기록, 삭제
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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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플립플롭의 Tplh 및 Tphl >
< 74LS74 D 플립플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출
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