Design of a ‘InGaAsP Multi Quantum Wells Laser Diode’ and ‘10Gbps clock and data recovery’ circuit

소개글

Design of a ‘InGaAsP Multi Quantum Wells Laser Diode’ and ‘10Gbps clock and data recovery’ circuit에 대한 보고서 자료입니다.

목차

그림차례 Ⅲ
표차례 Ⅴ
국문요약 Ⅵ
Abstract Ⅶ

제 1 장 서론 1

제 2 장 InGaAsP Multi Quantum Wells Laser Diode 3
2.1 Laser Diode 구조 및 동작원리 3
2.1.1 Quantum Wells(QW) 3
2.1.2 LD 구조 4
2.1.3 LD 종류 4
2.1.4 LD 동작원리 6
2.2 InGaAsP MQW LD 설계 8
2.2.1 LD Equivalent Circuit Model 8
2.2.2 LD PSPICE Circuit 9

제 3 장 10Gbps clock and data recovery 10
3.1 클럭 / 데이터 복원회로(CDR) 10
3.1.1 위상 동기 회로(PLL) 12
3.1.2 위상 주파수 검출기(PFD) 14
3.1.3 전하펌프 루프 필터(CP, LPF) 15
3.1.4 전압제어 발진기(VCO) 16
3.1.5 데이터 복원단(D-FF) 17
3.2 10Gbps CDR 설계 18
3.2.1 위상 주파수 검출기 설계 18
3.2.2 전하펌프 루프 필터 설계 19
3.2.3 전압제어 발진기 설계 20
3.2.4 데이터 복원단 설계 20

제 4 장 전체 회로 설계 및 시뮬레이션 21
4.1 InGaAsP MQW LD 21
4.2 10Gbps CDR 24

제 5 장 분석 및 결론 30
5.1 InGaAsP MQW LD 30
5.2 10Gbps CDR 31

참 고 문 헌 35









그림차례


그림 2.1 Quantum Well 3
그림 2.2 PN접합 4
그림 2.3 동종접합 4
그림 2.4 이중이종LD 5
그림 2.5 DH LD 5
그림 2.6 스트라이프 DH LD 5
그림 2.7 LD 원리 6
그림 2.8 LD 동작원리 7
그림 2.9 LD Equivalent Circuit Model 8
그림 2.10 InGaAsP MQW LD Parameter 8
그림 2.11 LD 외부회로구조 9
그림 2.12 LD 내부회로구조 9
그림 3.1 PLL 구조 13
그림 3.2 PLL 참조 모델 13
그림 3.3 Bang Bang PD 14
그림 3.4 Hogge PD 14
그림 3.5 CP 이론 15
그림 3.6 Tpye1, 2, 3 LPF 16
그림 3.7 Ring oscillator 17
그림 3.8 D-FF 기호, 동작 파형도, 특성표 17
그림 3.9 CDR 전체 회로도 18
그림 3.10 PD 회로도 18
그림 3.11 CP, LPF 회로도 19
그림 3.12 VCO 회로도 20
그림 3.13 D-FF 회로도 20
그림 4.1 LD 외부회로구조 21
그림 4.2 LD 내부회로구조 21
그림 4.3 직류 인가 시 광출력 22
그림 4.4 교류 인가 시 광출력 bode plot 22
그림 4.5 펄스 인가 시 광출력 파형 22
그림 4.6 1Gbps 시 파형 23
그림 4.7 10Gbps 시 파형 23
그림 4.8 CDR 전체회로도 24
그림 4.9 입력파형 측정 24
그림 4.10 UP/DOWN파형 측정 25
그림 4.11 CP파형 측정 26
그림 4.12 PLL출력파형 측정 26
그림 4.13 복구된 데이터 파형 측정 27
그림 4.14 입력파형, 복구된 데이터 파형 비교 27
그림 4.15 주파수에 따른 입력파형, 복구된 데이터 파형 비교 28
그림 4.16 주파수에 따른 입력파형, PLL 출력 파형 , 복구된 데이터 파형 비교 29
그림 5.1 데이터 복구 확인 31

표차례


표 2-1 반도체 재료계 6
표 4-1 제안된 전압제어발진기 출력특성 28

본문내용

CDSCD = 0
+CDSCB = 0 ETA0 = 0.0149129 ETAB = -0.0393037
+DSUB = 0.6926077 PCLM = 0.745365 PDIBLC1 = 0.0828768
+PDIBLC2 = 0.01 PDIBLCB = -0.1 DROUT = 0.5456368
+PSCBE1 = 7.99105E10 PSCBE2 = 9.220276E-7 PVAG = 0
+DELTA = 0.01 RSH = 6.7 MOBMOD = 1
+PRT = 0 UTE = -1.5 KT1 = -0.11
+KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9
+UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4
+WL = 0 WLN = 1 WW = 0
+WWN = 1 WWL = 0 LL = 0
+LLN = 1 LW = 0 LWN = 1
+LWL = 0 CAPMOD = 2 XPART = 0.5
+CGDO = 7.68E-10 CGSO = 7.68E-10 CGBO = 1E-12
+CJ = 1.006746E-3 PB = 0.7268169 MJ = 0.3579136
+CJSW = 2.521805E-10 PBSW = 0.9852065 MJSW = 0.1419089
+CJSWG = 3.3E-10 PBSWG = 0.9852065 MJSWG = 0.1419089
+CF = 0 PVTH0 = -2.336633E-3 PRDSW = -2.3818072
+PK2 = 5.602632E-4 WKETA = 7.21783E-3 LKETA = -4.947233E-5
+PU0 = 1.7872981 PUA = -1.70174E-11 PUB = 4.728364E-23
+PVSAT = 1.026326E3 PETA0 = 1E-4 )
.MODEL PCH PMOS ( LEVEL = 7 )
+VERSION = 3.1 TNOM = 27 TOX = 4.1E-9
+XJ = 1E-7 NCH = 4.1589E17 VTH0 = -0.4175501
+K1 = 0.5492341 K2 = 0.038475 K3 = 0
+K3B = 8.7425856 W0 = 1E-6 NLX = 9.582038E-8
+DVT0W = 0 DVT1W = 0 DVT2W = 0
+DVT0 = 0.670574 DVT1 = 0.3079793 DVT2 = 0.1
+U0 = 128.279044 UA = 1.854578E-9 UB = 1E-21
+UC = -1E-10 VSAT = 1.972724E5 A0 = 1.727503
+AGS = 0.3883474 B0 = 1.10448E-6 B1 = 4.069405E-6
+KETA = 0.0152816 A1 = 0.0535516 A2 = 0.7637648
+RDSW = 232.7373525 PRWG = 0.5 PRWB = -0.5
+WR = 1 WINT = 0 LINT = 1.888079E-8
+XL = -2E-8 XW = -1E-8 DWG = -2.505862E-8
+DWB = 6.996796E-9 VOFF = -0.1009891 NFACTOR = 1.9113071
+CIT = 0 CDSC = 2.4E-4 CDSCD = 0
+CDSCB = 0 ETA0 = 0.0717351 ETAB = -0.1001764
+DSUB = 0.6721795 PCLM = 0.0435383 PDIBLC1 = 1.441393E-6
+PDIBLC2 = 0.1 PDIBLCB = -9.944296E-4 DROUT = 1
+PSCBE1 = 2.871498E10 PSCBE2 = 8.276995E-9 PVAG = 1.7453607
+DELTA = 0.01 RSH = 7.5 MOBMOD = 1
+PRT = 0 UTE = -1.5 KT1 = -0.11
+KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9
+UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4
+WL = 0 WLN = 1 WW = 0
+WWN = 1 WWL = 0 LL = 0
+LLN = 1 LW = 0 LWN = 1
+LWL = 0 CAPMOD = 2 XPART = 0.5
+CGDO = 6.76E-10 CGSO = 6.76E-10 CGBO = 1E-12
+CJ = 1.16515E-3 PB = 0.8767128 MJ = 0.4217567
+CJSW = 2.212673E-10 PBSW = 0.6412086 MJSW = 0.3264924
+CJSWG = 4.22E-10 PBSWG = 0.6412086 MJSWG = 0.3264924
+CF = 0 PVTH0 = 2.473176E-3 PRDSW = 9.055175
+PK2 = 2.290052E-3 WKETA = 2.422641E-3 LKETA = 1.006893E-3
+PU0 = -2.0283426 PUA = -7.89895E-11 PUB = 1.523736E-22
+PVSAT = -50 PETA0 = -2E-4
참 고 문 헌
[1] Yi Jong Chang, 광통신 및 광전자 연구실, “Fiberoptic Communication Networks”
[2] B. Razavi, "A 2-GHz 1.6-mW Phase-Locked Loop, IEEE Journal of
Solid-State Circuits," vol. 32, no. 5, pp. 730-735, 1997.
[4] Philipus Oh, Win Chaivipas, Akira Matsuzawn, “A study on Full Digital Clock Data Recovery”
[5] YIREN, “Design of a clock and data recovery circuit in 65 NM technology”
[6] Sagar Waghela, San Jose State University, “PLL based CDR using Calibrated Delay Flip Flop”
[7] F.M. Gardner, "Chaarge-pump phase-locked loop," IEEE Trans. Comm.,
vol. 28, pp. 1849-1858, 1980.
[8] Andrey Martchosrky, “Clock and Data Recovery”

키워드

Design of a ‘InGaAsP Multi Quantum Wells Laser Dio,   논문,   LD,   LaserDiode,   CDR,   ClockAndDataRecovery,   circuit,   PD,   Pspice