디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 1

소개글

디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 1에 대한 보고서 자료입니다.

목차

1. 실험목표
2. 관련이론
3. 데이터 시트
4. PSpice 시뮬레이션

본문내용

디지털회로실험및설계 예비 보고서 #3
( JK Flip-Flop 실험, D, T Flip-Flop 실험 )
과 목
담당교수
제 출 일
학 번
이 름
1. 실험목표
① D 플립플롭의 회로 구성과 동작을 실험한다.
② JK 플립플롭의 회로 구성과 동작을 실험한다.
③ T 플립플롭의 회로 구성과 동작을 실험한다.
2. 관련이론
D 플립플롭
- 플립플롭(Flip Flop)은 전원이 공급되면 1 또는 0의 출력이 유지되는 디지털 회로이다. 출력이 두가지 상태(1 또는 0) 중 하나로 안정되기 때문에 쌍안정 멀티바이브레이터(Bistable Multivibrator)라고도 한다. 이와 같은 특성을 이용하여 플립플롭은 메모리로도 많이 활용된다.
- 플립플롭은 대표적인 순서 논리회로(Sequential Logic CIrcuit)이다. 순서 논리회로는 출력을 입력 쪽에 연결한 궤환(Feedback) 회로를 가지고 있으며, 이를 통해 출력이 논리 동작에 영향을 미친다. 순서 논리회로에는 플립플롭 외에도 뒤에서 배울 레지스터(Register), 카운터(Counter)등이 있다.
- 위 사진은 D 플립플롭의 기호이다. D 플립플롭은 1개의 입력(D)과 2개의 출력(Q, Q\') 및 CK를 가지고 있다.
- 위 사진은 D 플립플롭의 진리표이다. 진리표를 보면 D = 1일 때 Q = 1이 되고, D = 0 이면 Q = 0 이 된다. 결과적으로 입력 D와 출력 Q는 항상 같다. 이는 마지 메모리에 데이터(Data)를 기록하는 것과 같으므로 D 플립플롭이라는 이름을 붙였다.
- 위 사진은 D 플립플롭 IC 패키지 사진이다.
- 입력이 두 번째, 2개의 출력이 각각 다섯 번째, 여섯 번째에 있는 것이 특징이다.
JK 플립플롭
- JK 플립플롭의 \'JK\'는 집적회로를 최초로 발명한 미국의 물리학자 잭 킬비를 기념하기 위해 붙인 이름이다. J는 RS 플립플롭의 입력 S에 해당되고, K는 R에 해당된다. JK 플립플롭은 입력 J와 K가 모두 1일 때, 출력 Q와 Q\'의 논리 레벨이 바뀌는 토글(Toggle)이 일어난다. 토글은 JK 플립플롭의 가장 큰 특징이다.
- 위 사진은 JK 플립플롭의 기호로, 입력 J와 K 및 출력 Q, Q\'가 표시되어 있다. CK로는 클록 펄스가 입력된다. CLR은 ‘Clear\'로, 출력 Q를 0으로 설정할 때 사용된다. PR은 ’Present‘으로, 출력 Q를 미리 1로 설정해 둘 때 사용된다.
- 위 사진은 JK 플립플롭의 진리표이다. 입력 J와 K에 따라 출력이 결정되며, J=0, K=0이면 RS 플립플롭과 마찬가지로 출력은 변하지 않는다. 또한 J 또는 K만 1일 때의 동작도 RS 플립플롭과 같다. 반면에 J=1, K=1일 경우에는 출력 Q과 Q\'의 논리 레벨이 바뀌는 ‘토글’이 일어난다.
- 위 사진은 JK 플립플롭 IC 패키지로, 전원이 5번 핀, 그라운드가 13번 핀인 것이 특징이다.
T 플립플롭
- T 플립플롭은 JK 플립플롭의 입력 J와 K를 하나로 묶고, T라는 이름을 붙인 플립플롭으로, 입력 T가 1일 될 때마다 출력이 토글된다.
- 위 사진은 T 플립플롭의 기호로, 1개의 입력 T와 2개의 출력을 가지고 있다. T 플립플롭은 JK 플립플롭의 입력 J와 K를 묶어 하나의 입력 \'T\'를 만든 것이다. 이렇게 하면, JK 플립플롭의 토글 동작만을 사용하게 된다. T 플립플롭도 PR과 CLR 단자를 가지고 있다.
- 위 사진은 T 플립플롭의 진리표이다. T=0이면 출력은 변하지 않으며, T=1일 때 출력이 토글된다.
3. 데이터시트
※ DM7476M(JK 플립플롭), DM7474M(D 플립플롭)
- JK 플립플롭의 핀넘버와 스펙
- D 플립플롭의 핀넘버와 스펙
데이터 시트 분석
- JK 플립플롭은 전원이 5번 핀, 그라운드가 13번 핀인 것이 특징이다.
- D 플립플롭은 입력이 두 번째, 2개의 출력이 각각 다섯 번째, 여섯 번째에 있는 것이 특징이다.
4. PSpice 시뮬레이션 회로도 및 결과
JK Flip-Flop 실험
실험1) 다음 회로도를 구성하고, 표를 완성하시오.
실험1 회로도
실험1 시뮬레이션
실험2) 다음 회로도를 구성하고, 표를 완성하시오.
실험2 회로도
실험2 시뮬레이션
실험3) 다음 회로도를 구성하고, 표를 완성하시오.
실험3 회로도
실험3 시뮬레이션
J
K
Q
Q\'
0
1
0
1
0
0
0
1
0
1
0
1
1
0
1
0
1
1
1
0
D,T Flip-Flop 실험
실험1) 다음 회로도를 구성하고, 표를 완성하시오.
실험1 회로도
실험1 시뮬레이션
D
Q
Q\'
0
0
1
1
1
0
0
0
1
1
1
0
실험2) 다음 회로도를 구성하고, 표를 완성하시오.
실험2 회로도
실험2 시뮬레이션
D
CLK
Q
Q\'
0
0
0
1
0
1
0
1
0
0
0
1
1
0
1
0
1
1
1
0
1
0
1
0
실험3) 다음 회로도를 구성하고, 표를 완성하시오.
실험3 회로도
실험3 시뮬레이션
실험4) 다음 회로도를 구성하고, 표를 완성하시오.
실험4 회로도
실험4 시뮬레이션

키워드

디지털회로실험및설계,   JK Flip Flop,   D T Flip Flop,   플립플롭