xilinx를 이용한 8x1 MUX 설계(vhdl)

소개글

xilinx를 이용한 8x1 MUX 설계(vhdl)에 대한 보고서 자료입니다.

목차

1. Purpose

2. Problem Statement

3. Sources & Results

본문내용

"00000010";
s <= "001";
-- hold reset state for 100ms.
wait for 100ns;
i <= "00000100";
s <= "010";
-- hold reset state for 100ms.
wait for 100ns;
i <= "00001000";
s <= "011";
-- hold reset state for 100ms.
wait for 100ns;
i <= "00010000";
s <= "100";
-- hold reset state for 100ms.
wait for 100ns;
i <= "00100000";
s <= "101";
-- hold reset state for 100ms.
wait for 100ns;
i <= "01000000";
s <= "110";
-- hold reset state for 100ms.
wait for 100ns;
i <= "10000000";
s <= "111";
-- hold reset state for 100ms.
wait for 100ns;
wait; -- will wait forever
END PROCESS;
END;
tb_mux8.vhd의 소스
Testbench 소스처럼 input value를 지정한다. ( value마다 100ns씩 시간차를 준다 ) 지정된 input value에 따라 MUX가 정상적으로 동작하는지 simulator model sim을 사용하여 알아본다.

시뮬레이션 결과는 강의안의 예제와 동일하게 나타났다. 8개 입력이 셀렉트 단자 s2, s1, s0를 거치면서 output이 모두 1로 도출되었다.
< 실험에 대한 고찰 >
이번 실험은 지난 주에 했던 실험과는 다른 MUX라는 것을 설계하는 실험이었다. 지난 번 실험 때는 vhdl이라는 것이 너무나도 생소하였고, model sim이나 xilinx 프로그램을 태어나서 처음 접하였기에 많이 헤맸었다. 하지만 실험 내용을 집에서 연습해 보면서 어떤 방식으로 논리회로가 동작하는지 원리를 조금이나마 알게 되었고 그 결과, 이번 실험은 큰 문제 없이 빠른 시간에 해결할 수 있었다. 또한 교수님의 이해하기 쉽게 해주시는 설명과, 친절하신 조교님이 옆에서 틀린 부분도 지적해 주시고 모르는 부분은 알려주신 덕분에 성공적으로 실험을 끝마칠 수 있었다. 다음 한 주 동안 열심히 공부해서 다음번 실험 또한 잘 해낼 수 있도록 노력해야겠다.

키워드

xilinx,   vhdl,   논리회로,   논리회로설계실험,   MUX,   먹스