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bit Adder & Subtractor
실험목표
①Half adder 와 Full-adder를 구성한다.
②Half adder 와 Full-adder를 이용하여 4bit Adder & Subtractor를 코딩한다.
실험결과
4bit adder 코딩과 시뮬레이션
0100+1000=1100 0011+1000=1011
4bit Subtractor 코딩과 시뮬레이션
1000-0101=0011
4bit adder+Su
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<Quartus II 사용법 및 Verilog HDL 4bit adder>
1. 실험 제목 : Verilog HDL을 이용한 가산기 설계
2. 실험 목적
- Verilog HDL 언어를 학습한다.
- QuartusII 프로그램의 사용법을 익힌다.
- HBE-ComboII 실습장비의 사용법을 익힌다.
<Verilog HDL>
Ver
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std_logic
);
end component;
begin
key : comp_4bit
port map(input_a,input_b,output_eq,output_agb,output_alb);
input_a <= "0000", "1000" after 100 ns; -- 입력 시그널을 4비트로 생성, “”사용
input_b <= "0000", "1111" after 200 ns; -- 모든 경우에 대한 입력을 생성하기 어려우므로 샘
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Multiplier
≪ 그 림 ≫
accumulator
Load가 1일땐 출력값에 Multiplier를 넣음
Sh가 1일땐 출력값을 오른쪽으로 shift
Add일땐 adder값을 출력값 8~4bit 부분에 넣는다.
맨 뒷 비트는 다음 클락에서 더할지 말지를 선택하게 해준다.
≪
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출력
JMP START ; 키세그먼트를 0으로 두지 않고 처음으로
******* 키세그먼트에 0을 출력하고 처음으로 가는 루틴 *******
BACK;
LOAD 0000
OUTB
JMP START 1 개요
2 4bit μP의 구조와 동작
3 명령어 세트와 기능
4 연산수행 제어 프로그램
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x28); //lcd의 명령어 중 초기화 설정
//5*7폰트, 2라인, 4Bit 사용
//블링크사용 안함
delay(5); //delay함수 호출과 인자값 5을 넘겨 줌
ir_out(0x0c); //lcd의 명령어중 Display On/Off
//글자표시, 커서는 표시 안함, 커서위치에 해당하는 문자
//는 점멸하지 않는
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4bit의 Parity-bit를 추가하여 XOR을 통해 Hamming code를 만드는 과정이다.
4장. 3절. 2 Hamming decoder
<표4-2. Verilog decoder>
module hamm_dec(in,out,reset);
input[11:0] in;
output[7:0] out;
input reset;
reg[7:0] out;
reg r1, r2, r4, r8;
reg [3:0] r;
reg[11:0] IN;
integer i, j;
always@(in or re
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