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프로그램을 사용할 때는 회로도 그리는 것이 쉬웠는데 VHDL프로그램을 이용해서 회로를 그리는게 잘 되지 않아서 불편했다. 실습 시간에 주어졌던 반가산기 소스를 가지고 전가산기 소스를 구성해 보았고, 점점 VHDL에 익숙해지는것 같다.
그리
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nd if;
end case;
end process;
end behav;
■ 1비트 Full Adder 직렬 가산기
library ieee;
use ieee.std_logic_1164.all;
entity SAdd is
generic(width : integer := 8);
port(clk, rst : in std_logic;
cin : in std_logic;
a, b : in std_logic_vector(width-1 downto 0);
cout : out std_logic;
done : out std_logic;
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);
elsif (rising_edge(clk)) then
if (qout=511) then
qout <= (others => '0');
else
qout <= qout + 1;
end if;
end if;
end process;
end behav;
■ D F/F(16비트)
library ieee;
use ieee.std_logic_1164.all;
entity dffp16 is
port(clk, rst : in std_logic;
din : in std_logic_vector(15 downto 0);
dout
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;
ALARM_HUR : OUT INTEGER RANGE 23 DOWNTO 0;
ALARM_MIN : OUT INTEGER RANGE 59 DOWNTO 0;
SET_MODE : OUT STD_LOGIC_VECTOR (1 DOWNTO 0);
BEEP : OUT STD_LOGIC
);
END COMPONENT;
TYPE WATCH_MD IS (M_TIME, M_ST_WATCH, M_ALARM, M_TIME_S);
SIGNAL WATCH_MODE : WATCH_MD;
SIGNAL MODE : STD_LOGIC_VECTOR (2 DOWNT
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프로그램 메모리
위에서 언급한 1에서부터 10까지 더하기 프로그램을 작성하여 프로그램 메모리 영역에 아래와 같이 VHDL로 작성한다.
<그림 2-39> 프로그램 메모리 VHDL 코드
2) 마이크로프로세서의 타이밍
설계한 마이크로프로세서의 모든
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VHDL소스를 설계하고 컴파일하는 프로젝트였습니다. 저희는 엘리베이터의 7-SEGMENT를 전자키트에 표출하는 것으로 방향을 잡았습니다. 하지만 팀원과 저는 생소하고 처음 접하는 프로젝트이기에 설계하는 데 어려움이 많았습니다. 1. 지원
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프로그램이었던 '논리대결'에 참여하여 2연승을 차지하기도 하였습니다. 이런 저의 열정과 에너지를 대우조선해양에서 발산하고 앞서 말씀드린 저의 비전을 함께 성취하고 싶습니다.
ㅇ사회생활과 연수경험 - 건설에 에세이 쓸때 참고 (한화
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프로그램 및 데이터통신과 접목시키는 분야를 응용, 발전시키고자 합니다.
이를 바탕으로 독창적 이론으로 석사논문과 나아가 박사논문까지 준비하고 싶습니다.
현재 저는 영어공부와 운동을 꾸준히 하고 있습니다.
영어실력은 이미 우리
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