기본 논리 게이트 예비보고서

소개글

기본 논리 게이트 예비보고서에 대한 보고서 자료입니다.

목차

기본 논리게이트

1. 목적

2. 이론

3. 실험순서

7. 예비 보고 사항

참고자료

본문내용

.0
0.4
2.7
0.4
0.7
9.5
HC
2~6
1.35
3.15
0.1
(20㎂ 부하)
0.36
(24 ㎃부하)
4.4
(20㎂ 부하)
3.84
(24 ㎃부하)
1.25
1.25
8
HCT
4.5~5.5
0.8
2.0
0.7
2.4
8
(2) 진리표 또는 드모르간 법칙을 이용하여 다음 식들이 성립함을 보여라.
- 드모르간의 법칙(벤 다이어그램적인 설명)은 아래와 같다
집합 A와 집합 B의 합집합 A∪B는 ［그림 1］의 사선 부분으로 표시된다. 따라서 그 여집합 (A∪B)c은 ［그림 2］의 사선 부분으로 표시된다. 한편, 집합 A의 여집합 Ac와 집합 B의 여집합 Bc의 교집합 Ac∩Bc은 ［그림 3］의 사선이 겹친 부분으로 표시된다.
그런데 ［그림 2］와 ［그림 3］에서 알 수 있듯이 (A∪B)c와 Ac∩Bc은 같은 집합이다. 즉,(A∪B)c＝Ac∩Bc이다.마찬가지로(A∩B)c＝Ac∪Bc임을 알 수 있는데, 이 두 식을 집합에 관한 드모르간의 법칙이라고 한다.
또, 명제 p와 q에 대하여 ‘p 또는 q’라는 명제를 p∨q로, ‘p 그리고 q’라는 명제를 p∧q로, ‘p가 아니다’라는 명제를 ∼p로 표시하면 ~(p∨q)＝(~p)∧(~q) ~(p∧q)＝(~p)∨(~q) 가 성립된다. 이 두 식을 명제에 관한 드모르간의 법칙이라고 한다.
①-1.
A
B
0
0
1
0
0
1
0
1
1
0
0
1
1
1
0
1
A
B
X
0
0
0
0
1
1
1
0
1
1
1
1
①-2.
A
B
0
0
1
0
0
1
1
0
1
0
1
0
1
1
0
1
A
B
X
0
0
0
0
1
0
1
0
0
1
1
1
② 식 (1), (2), (3) 드모르간 정리로 성립함을 보여라.
식 (1)
식 (2)
식 (3)
식(2) 정리.
∴ 식(1) = 식(2)
식(3) 정리.
∴ 식(1) = 식(3). 그러므로
식(1) = 식(2) = 식(3)는 성립.
식(1a)
식(1b)
정 리.
정 리.
식(2a)
식(2b)
정리
.
정리.
식(3a)
식(3b)
분배법칙 사용 정리.
(3) 3 입력 AND 게이트 또는 OR 게이트를 2 입력의 회로로 사용하는 경우 나머
지 한개의 입력은 어떻게 연결해야 하는가 설명하라.
결합법칙 (A+B)+C = A+(B+C) (A*B)C = A(B*C)
(4) 4입력 AND 게이트와 OR 게이트에 대한 진리표를 작성하고 이를 카노 도표로
도시하라.
AND 게이트 진리표
입력
출력
a
b
c
d
m
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
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1
0
1
0
1
1
1
0
0
1
1
1
1
1
OR 게이트 진리표
입력
출력
a
b
c
d
m
0
0
0
0
0
0
0
0
1
1
0
0
1
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0
1
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1
1
1
0
1
1
1
1
1
1
AND 게이트 카르노 맵
OR 게이트 카르노 맵
AB
CD
00
01
11
10
00
0
0
0
0
01
0
0
0
0
11
0
0
1
0
10
0
0
0
0
AB
CD
00
01
11
10
00
0
1
1
1
01
1
1
1
1
11
1
1
1
1
10
1
1
1
1
(5) NOT 게이트를 구현하는 트랜지스터 회로를 도시하고 그 동작을 설명하라. 그
리고 그 전파 지연 특성을 조사하라.
- 만약에 짝수개의 NOT 게이트를 직렬 연결한다고 가정하면 항상 입력과 출력
이 동일하다는 사실을 파악 할 수 있다. 이로써 전달 지연을 얻을 수 있으리라
생각된다.
a
a
a
- 참고 : CMOS 소자 중 가장 간단히 구현할 수 있는 소자는 NOT 게이트로서 p-채널
FET와 n-채널 FET로 구성된다 이 두개의 FET의 게이트 입력은 같은 단의
입력 핀에 물려 있고, 두 FET의 동작 특성이 반대이므로 한 개의 FET 만이
켜지고(on), 나머지 한 개는 꺼지게(off)된다. 우선 NOT 게이트의 입력이 낮은
준위면 두개의 FET게이트 입력 전압이 모두 낮아지게 된다. 이때, p-채널
FET의 소스에 대한 게이트의 전압차가 -VDD가 되어 p-채널은 켜지게 되며,
n-채널 FET의 경우에는 소스에 대한 게이트의 전압차가 없으므로 꺼져 출력
이 VDD가 된다. 마찬가지로 NOT 게이트의 입력이 높은 준위가 되며, p-채널
FET가 꺼지고, n-채널 FET가 켜져 출력이 낮은 준위(훙)RK 되므로 이 소자
가 NOT 게이트로 동작하게 된다.
(6) 그림 10(a) 패리티 확인회로의 동작 원리를 설명하라.
디지털 시스템에서는 대부분 한 단어당 한 비트에 오류가 발생한다. 즉 단일비트 오
류의 경우가 많다는 이야기 이다. 여기에는 패러티 비트라는 에러 검출 시스템을 사용하
는데 많은 디지털 시스템에서는 이 것을 사용한다.
패러티 비트는 중복 오류 (즉 2개 이상의 비트에서 오류 발생)는 못 찾고 교정또한 불가
능하다는 특징이 있다.
패러티 코드를 만들기 위해 컴퓨터는 1비트의 여분 비트를 가지는데 이것이 패러티 비
트 이며 이며 패러티 비트는 설계에 따라 어디에나 부가 가능하다고 한다.
만약에 짝수 패러티 검사의 경우 값이 1이 나왔음은 오류를 지적하는 것이다. 회로의 경
우 4비트의 정보가 수신 되는되는데 실제 정보는 A B C 가 해당되고 D는 패러티 비트
이다. 그리고 짝수 패러티 비트 검사기임을 알수 있다.
(7) 이진 부호를 그레이 부호로 변환시키는 일반적인 원리를 설명하고, 그림 10(b)
회로가 성립함을 보여라.
- 한 숫자에서 다음 숫자로 이동될 때 한 비트만 변한다는 특징을 가진다 그레이 코드의
특징을 말하자면 아날로그 데이터를 디지털로 변환 시키는데 유용하다는 장점을 가진다.
참고자료
- Digital Logic Circuit Analysis and Design
- Google.com (인터넷)
- 디지털 공학 실험

키워드

기본,   논리,   게이트,   예비