[디지털시스템] Verilog 기본 실습 예비보고서

소개글

[디지털시스템] Verilog 기본 실습 예비보고서에 대한 보고서 자료입니다.

목차

① Verilog HDL(Verilog Hardware Description Language)
① - ⅰ. Module
① - ⅱ. Port
① - ⅲ. Nets, Registers, Vectors
① - ⅳ. 기타 사항

② ModelSim

③ 32-bit adder의 설계

본문내용

gn sum[31] = p[31] ^ c[31];
assign c_out = c[32];
endmodule
기본적으로 위의 내용과 비슷하다. sum[num]은 p[num]의 값과 캐리(c[num])를 더한 값의 출력임을 보여주고 있다.
c_out은 최상위 자릿수에서 발생하는 캐리값이다.
모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다.

키워드

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