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회로이다. 한 자리의 2진수를 뺄셈하는 형태를 네 가지 조합이 발생한다.
《반감산기 실험 사진》
①회로구성
inverter하나를 추가하여 XOR GATE, AND GATE를 이용하여 반감산기 회로를 구성하였다.
회로구성은 간단하게 하였고, Vcc=5V와 Gnd를 설정해
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실험 2. A/D converter
《 A/D CONVERTER 회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (
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실험에서 주어진 리플율이 10%이므로 종합하여 정리해보면 C1=10uF 일 때 이를 만족하므로 리플율이 10%가 되게 하는 C1의 값은 10uF 이다.
실험2
(2-1)
회로도
시뮬레이션결과
R1에 걸리는 전압의 그래프
실험2는 Limiting 회로로 정현파가 양의 값일 때
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Tpd (x4)는 4개 cascade 회로의 측정값을 기록하고 Tpd(x1)은 측정값을 4로 나눈 값을 기록하여 데이터시트 값과 비교하라.
실험4
측정값(ns)
Data sheet
tpd (x4)
36ns
tpd (x1)
9ns
9ns
tpd(propagation delay,전달지연시간)값도 데이터 시트값에 가까운 결과가 나왔다
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1
0100
0
0101
0
0110
1
0111
0
1000
0
1001
1
1010
X
1011
X
1100
X
1101
X
1110
X
1111
X
BA
DC
00
01
11
10
00
0
0
1
0
01
0
0
0
1
11
X
X
X
X
10
0
1
X
X
그림 8-6 3으로 나누어 떨어지는 BCD수에 대한 Karnaugh맵
맵으로부터 읽은 최소 SOP : X=AD+ABC+ABC
AD
ABC
ABC
회로도
표 8-5의 실험결과
3 = 00
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이러한 문제를 해결하기 위해 출력을 반전시켜 X가 LOW 논리 레벨로 LED를 켜도록 사용된다. 그림 8-5의 회로는 실험순서 3에서 나온 표현식을 구현한다. 하지만 출력은 전류를 공급하기보다는 수요하도록 반전되어 있다.
5. 그림 8-5의 회로는 단
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실험에 의미가 없어지게 된다.
③ 테브난과 노턴 등가회로에서 RTH, VTH, IN사이에는 어떠한 관계가 성립하는지 유도하라.
RN=RTH 이고 VL=VTH-ILRTH를 바꾸면 VTH=VL+ILRTH이 되고 여기에VL=RTH(IN-IL)를 대입하면 VTH=RTHIN 의 식을 얻을 수 있다. 따라서 이
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따라서, 그림 8.7실험 회로는 18.73mA의 전류원과 0.7343k 이 병렬로 연결된 등가회로로 볼 수 있다.
그럼, 그렇게 구성한 등가회로 전류 A2는 11.25mA 가 나왔고 원래 회로에서 부하 전류 IL는 11.03mA가 나왔다.
오차
A
R
( 측정값-계산값 OVER 측정값 ) * 10
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실험치가 다르게 나온다는 것을 알 수 있었다.
두가지 실험 모두 첫 번째 오차 원인으로는 이론적으로 표시된 저항 값과 실제로 측정한 결과값이 다른데에서 오차원인을 찾아 낼 수 있고, 두 번째로 각 저항이 연결되는 가운데 회로상에서 생
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4~12장까지의 실험
(1) Figure 3.5의 Y2 논리식, 회로도, 사진, 진리표.
논리식 = B\' ∙ ( A⊕ C ) + ( ( A ⊕ C ) ⊕ D ) ∙ B
2. Figure 3.5의 Y2의 little m notation.
F = ∑m(2,3,5,6,8,9,12,15)
3. Karnaugh map과 minimize논리식
4. Minimize된 회로
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