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회로로 구성하여 실험하였는데, 이는 더 확장하여 n 진 카운터의 설계를 할 수 있게끔 된다는 사실을 알 수 있다. n 진 카운터는 n 번째 수가 왔을때, 어디에 1이 오느냐에 따라서 NAND gate를 사용해서 CLR를 시켜주면 된다.
논리회로실험
결과보고
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회로이다.
《예비보고서에서 구성한 전감산기》
피감수 A, 감수는 B, 아랫자리에서의 빌림수를 C, 출력은 차 D, 현재 자리에서 발생한 빌림을 Bn이라 할 때의 진리표.
《전감산기 실험 사진》
①회로구성
INVERTER GATE, XOR GATE, OR GATE, AND GATE를 이
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실험 3번(Resistive Load)에서는 회로 구성을 3번이나 다시 뜯어내며 구성한 끝에 Rn, Rp를 구할 수 있었는데, 저항에 걸리는 전류를 계산하는 과정을 잘못 이해하여, 시간이 많이 걸렸다. 실험4번(Speed) 는 사각파형을 쉽게 만들어 내었고, 회로도 쉽
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R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
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결과 값은 2진 입력이 Gray 코드로 변환된 값이다. )
②실험 분석
먼저 위와 같이 회로를 구성한 뒤 ME(memory enable)와 WE(write enable) 입력단을 +5v에 접속한 뒤 WRITE를 하기 위해 우선 아래 표에 있는 Address를 A1~A4입력단에 입력 시킨 뒤 데이터 입력단
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실험 1. 인코딩 - 10진 / Excess - 3 코드
실험 2. 7 segment 표시기를 갖는 BCD 카운터
논리회로실험 6. Latch & Flip Flop
(1) 예비과제 (1)에서 구한 R-S Latch를 구성한 후 출력을 측정하라.
(2) R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.
(
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전류이득
Electronics Workbench 이용하여 ß 값과 값구하기
이미터 공통 증폭기
베이스 공통 증폭기
컬렉터 공통 증폭기
표를 이용한 증폭기 비교 분석
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A\'B\')\'
따라서 NOT, AND, OR연산은 NAND 게이트 또는 NOR 게이트만으로 구현할 수 있다.
모든 부울 함수는 AND, OR, NOT 연산만을 사용하여 표현될 수 있으며 이 연산들은 NAND 게이트 또는 NOR 게이트만으로 구현할 수 있으므로 모든 논리회로는 NAND 게이
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논리회로)게이트
Ⅳ. 게이트와 OR(논리합회로)게이트
Ⅴ. 게이트와 XOR(베타적 논리합)게이트
Ⅵ. 게이트와 게이트웨이
1. WAP 모듈
2. WAP/UPnP 정합 모듈
3. UPnP 모듈
1) 발견(Discovery)
2) 명세(Description)
3) 제어(Control)
4. 결과(Eventing)
5. 보
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및 저전력 논리 게이트 설계, 동국대학교
김성경 외 3명(2010), 새로운 패리티 보존형 가역 논리게이트, 대한전자공학회
김주엽 외 1명(2006), 병렬 SOA-MZI 구조들을 이용한 XOR, NOR, OR, 그리고 NAND 기능들을 가진 전광 복합 논리 게이트들, 대한전자
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