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adder)
- 두 개의 입력과 전 단계에서 발생한 자리올림수를 더하도록 구성
- 두 개의 반 가산기와 한 개의 논리합 회로를 이용하여 구성
- 자리올림수를 더해 줄 수 없는 반 가산기의 단점을 보완 1. GATES(AND, OR, NOT, XOR)
2. DECODER
3.MUX(Multiple
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is
port(a, b, bi : in std_logic;
di, bo : out std_logic);
end full_sub;
architecture behav of full_sub is
begin
process (a, b, bi)
begin
di <= a xor b xor bi;
bo <= ((not a) and b) or ((not a) and bi) or (b and bi);
end process;
end behav;
[실험7] => 순차회로
■ Decoder 4 to 16
■ Ring Count
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NOT 게이트를 삽입시킨 것
- 양쪽의 NAND 게이트에는 항상 상반되는 입력이 들어온다.
- RS 플립플롭에서 나타났던 레이스조건은 더 이상 일어나지 않게 된다.
논리회로
진리표
입 력
출 력
D
Q Q‘
0
0 1
1
1 0 1. 중앙처리장치에 대해 설명하시
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OR, NOT, NAND NOR같은 경우는 진리표를 외우고 있었지만, XOR게이트와 XNOR 게이트의 진리표는 아직 생소했는데 VHDL로 구현해 키트로 실험을 해보니 많은 도움이 되었 다. 처음으로 실험키트를 이용해 실습을 하였는데 VHDL로 구현한다는 것이 익숙
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Adder를 최소한의 Gate로 구성한다. 오류 및 입력에 따른 값이 정확히 나오는지 확인한다.
3. 수행 결과
기본적인 Shift Register에 And, Or Gate를 제거하고 Mux를 넣어서 간단하게 Shift Register를 구현하였고 Full Adder부분은 여러 개의 Xor, And, Or를 Decoder와
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