|
aly;
architecture Behavioral of counter_mealy is
type st_mealy is( a, b, c, d, e, f, g, h, i, j ,k ,l ,m ,n, o, p);
signal state : st_mealy;
signal s_input : std_logic;
begin
process(m_reset,m_clk)
begin
if m_reset = '1' then
s_input <= '0';
elsif rising_edge(m_clk) then
s_input <= m_input;
en
|
- 페이지 9페이지
- 가격 1,000원
- 등록일 2012.12.24
- 파일종류 한글(hwp)
- 참고문헌 있음
- 최근 2주 판매 이력 없음
|
|
반가산기 : 2진수 덧셈에서 두 개의 비트 A와 B를 더한 합 S와 자리올림(carry) C0를 출력하는 조합회로이다.
전가산기 : 두 개의 비트 A, B와 밑자리로부터의 자리올림 C1을 더한 합 S와 윗자리로의 자리올림 C0를 출력하는 조합회로이다. 가산
|
- 페이지 13페이지
- 가격 2,000원
- 등록일 2013.10.28
- 파일종류 피피티(ppt)
- 참고문헌 없음
- 최근 2주 판매 이력 없음
|