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, 4.22번 4.23번 총 9문제를 Specification, Simulation plan, System block diagram,결과 분석 순서로 풀었습니다. 각 문제마다 모델심으로 돌려서 저장한 V파일과 코드, 테스트벤치파일까지 모두 있습니다. 공들여서 한 만큼 참고하시면 정말 좋으실 겁니다.
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테스트벤치 파일로 확인 및 코드의 직접적인 재검증을 통해, 올바르게 모듈이 구현되었음을 누차 확인하였다.
모든 모듈을 각각 테스트벤치 파일로 테스트하고, 코딩 소스를 직접 확인하였을 때는 문제가 전혀 없었다. 그러나 ECT를 구성하여
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for the Unit Under Test (UUT)
--테스트벤치에서 실험하게 될 구조체 bit4_add_sub을 정의한다.
COMPONENT bit4_add_sub
PORT(
x : IN std_logic_vector(3 downto 0);
y : IN std_logic_vector(3 downto 0);
ci : IN std_logic;
m : IN std_logic;
s : OUT std_logic_vector(3 downto 0);
co : OUT std_logic
);
END COMP
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테스트벤치 파일은 생략한다.
(테스트벤치 파일의 경우, 모듈 호출시의 포트 리스트 작성과, 각각의 input값의 입력에만 주의한다면 모든 실험의 코드가 거의 동일하므로, 의미가 없다고 판단하여 지면상 생략하였다.) ① 32-bit 2's Complement Un
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테스트벤치 파일의 코딩 소스는 다음과 같다.
clock의 설정과, 첫 부분 reset의 설정은 실험시 주어졌던 D flip-flop의 테스트벤치 파일과 동일하게 구성하였다.
먼저 data를 write해야 하므로 enable 신호인
write2를 1로 설정한다.
첫 번째 for문을 살펴보
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