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JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 디지털공학실험 플립플랩 예비보고서
1.실험제목
2.목적
3.이론
(1) 기본 RS 플립플롭
(2) RS 플립플롭
(3) PR/CLR RS 플립플롭
(4) D 플립플롭
(5) T 플립플롭
(6) 주종 플립플
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7476 JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 1.실험제목
2.목적
3.이론
(1) 기본 RS 플립플롭
(2) RS 플립플롭
(3) PR/CLR RS 플립플롭
(4) D 플립플롭
(5) T 플립플롭
(6) 주종 플립플롭
(7)JK플립플롭
4. 실험 순서
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플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출력에 반영한다는 것과 플립플롭은 에지
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줄여 나가는 것이 우리들이 해야
할 일이겠다. (1) 기본 RS 플립플롭과 레이스 조건
(2) RS 플립플롭
(3) PR / CLR RS 플립플롭
(4) D 플립플롭
(5) D 플립플롭 설정 시간
(6) T 플립플롭
(7) JK 플립플롭
* 실험결과 보고 사항
* 결과 및 토의
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않는다. 따라서 f/f의 상태를 변하게 하고 싶을 때는 T에 1을 입력시키면 된다.
여기표는 순차논리회로를 설계하는데 중요한 자료들 이다. ▷플립플럽(Flip-Flops)
1)비동기식 RS 래치
D f/f
4)JK f/f
5)T f/f
6)Master-Slave형 f/f
7)플립플롭의 여기표
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PR은 ’Present‘으로, 출력 Q를 미리 1로 설정해 둘 때 사용된다.
- 위 사진은 JK 플립플롭의 진리표이다. 입력 J와 K에 따라 출력이 결정되며, J=0, K=0이면 RS 플립플롭과 마찬가지로 출력은 변하지 않는다. 또한 J 또는 K만 1일 때의 동작도 RS 플립플
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JK 플립플롭은 RS 플립플롭에서 금지 입력으로 S=1, R=1을 허용하지 않는 결점을 보완해서 입력을 J=1, K=1일 때 출력이 보수(반전) 상태가 되도록 한 것이다.
다시 말하면 J=K=1이 되더라도 플립플롭은 불확정한 출력을 내지 않고, 클록펄스 에지(edge
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jk 플립플롭의 토글되는 현상과 클리어
를 이용하여 여러 가지의 다양한 카운터를 만들 수 있다. ex) 2 비트
동기식 카운터,4비트 10진 카운터 등등 여러 가지의 카운터가 있다.
- cascaded counter : 두개의 카운터를 연결해놓은 카운터로 많은 동작
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플립플롭
- 에지트리거 된 JK 또는 D 플립플롭
JK플립플롭을 이용한 데이터 이동
- negative-에지-triggered JK플립플롭 사용
- 0을 플립플롭에 이동 시, J=0, K=1
- 1을 플립플롭에 이동 시, J=1, K=0
4)직렬 입력, 병렬 출력
-직렬 형태에서 병렬 형태로 변환
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Journal, Volume 41, Issue 1, 2010, Pages 56-63. https://doi.org/10.1016/j.mejo.2009.12.008 목차
1. 서론
2. 본론
1) 에지트리거 플립플롭(D-, JK-, T-)의 진리표 및 특성 비교
2) 에지트리거 플립플롭(D-, JK-, T-)의 상태도 비교
3. 결론
4. 출처 및 참고문헌
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