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트리거 될 때 active 되므로 QA의 출력은 CP 파형주기의 2배가 되어야 한다.
QB 와 QC 의 출력 파형은 진리표를 보면 알수 있듯이 똑같은 주기의 파형이 나온다. 그것은 그림 4_2, 4_3을 보면 확인 할수 있다.
실험 3과의 비교
그럼 이제 실험 3하고 비
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플립플롭
가. RS 플립플롭
나. D 플립플롭
다. T 플립플롭
라. J-K 플립플롭
3) 레지스터
가. 병렬 레지스터
나. 시프트 레지스터
4) 카운터
가. 동기식 카운터
나. 비 동
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JK 플립플롭을 이용한 동기식 감산 16진 카운터를 설계하고 각 지점의 파형을 도시하라.
(6) 리플캐리 감산 16진 카운터를 설계하라.
(7) <그림 19.13> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 기본 ring 계수기에 비해 어
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디코더(Decoder)
인코더(Encoder)
순서 논리회로
입력값과 회로의 현재 상태에 따라 출력값 결정
기억능력 갖고 있음
플립플롭(flip-flop)
RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭
순서 논리회로
레지스터(register)
카운터(counter)
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사용 칩에 대한 설명
74_76 JK 플립플롭
두 개의 입력 J, K를 갖는다.
J=K=1이면 출력 값은
반전된다.
그리고 CLK가 하강에지 일 때
출력 값에 변화가 생긴다.
74_163 Modulo 16 Counter
P 와 T 는 Enable 단자로
값이 1로 입력 되었을 때 CLK 값에 따라 출
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6. Bistable or flip-flop
1. 목적
2. 실험 기기 및 부품
3. 기본 이론
4. 실험 과정
4. AND-게이트된 J-K 마스터-슬레이브 플립플롭
6. 필요한 결과
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MSI 카운터 IC
10.1 리플 카운터
하강 에지 JK 플립-플롭으로 구성된 4-비트의 리플 카운터
- 앞 단 플립-플롭의 출력이 다음 단 플립-플롭의 클록 입력으로 연결(전파)
- 두 번째 플립-플롭(B)이 토글되기 위해서는 첫 번째 플립-플롭(A)의 출력이 HIG
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플립플롭(AND 게이트 입력) 7472 2개, JK 플립플롭
7473 저항 820[Ω], 4비트 만능시프트 레지스터, 단일 펄스 발생기 부품
2. 회로 및 이론 정리
▶비동기식 카운터의 플립플롭 동작은 전단의 출력에 의하여 트리거
▶비동기식 카운터에서 종속
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트리거 입력에서의 입력전압은 +Vcc를 유지해야 하며, 회로를 준안정(quasis-table)이나 타이밍 모드로 트리거 시키고자 할 때 negative펄스를 가해야 한다.
- 입력 논리를 갖는 단안정
앞 절에서 이야기한 기본적인 단안정회로는 입력 트리거에 반
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플립플롭의 입력조건이 어떤 상태인가 나타내는 표.
플립플롭의 여기표 정리
현상태 다음상태
Q(t) Q(t+1)
S-R F/F
R S
J-K F/F
J K
D F/F
D
T F/F
T
0 0
0 1
1 0
1 1
0 d
1 0
0 1
d 0
0 d
1 d
d 1
d 0
0
1
0
1
0
1
1
0
○ 펄스-구동 JK 플립플롭
○ 펄스-구동 T-플립플롭
○ 펄스
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