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트리거 될 때 active 되므로 QA의 출력은 CP 파형주기의 2배가 되어야 한다.
QB 와 QC 의 출력 파형은 진리표를 보면 알수 있듯이 똑같은 주기의 파형이 나온다. 그것은 그림 4_2, 4_3을 보면 확인 할수 있다.
실험 3과의 비교
그럼 이제 실험 3하고 비
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플립플롭
가. RS 플립플롭
나. D 플립플롭
다. T 플립플롭
라. J-K 플립플롭
3) 레지스터
가. 병렬 레지스터
나. 시프트 레지스터
4) 카운터
가. 동기식 카운터
나. 비 동
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JK 플립플롭을 이용한 동기식 감산 16진 카운터를 설계하고 각 지점의 파형을 도시하라.
(6) 리플캐리 감산 16진 카운터를 설계하라.
(7) <그림 19.13> 회로에 대해 다음의 입력파형에 대한 FF의 출력 Q[3:0]를 그리고, 기본 ring 계수기에 비해 어
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디코더(Decoder)
인코더(Encoder)
순서 논리회로
입력값과 회로의 현재 상태에 따라 출력값 결정
기억능력 갖고 있음
플립플롭(flip-flop)
RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭
순서 논리회로
레지스터(register)
카운터(counter)
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사용 칩에 대한 설명
74_76 JK 플립플롭
두 개의 입력 J, K를 갖는다.
J=K=1이면 출력 값은
반전된다.
그리고 CLK가 하강에지 일 때
출력 값에 변화가 생긴다.
74_163 Modulo 16 Counter
P 와 T 는 Enable 단자로
값이 1로 입력 되었을 때 CLK 값에 따라 출
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JK 플립-플롭 뿐만 아니라 D 플립-플롭 혹은 T 플립-플롭으로도 설계가 가능하다.
예제 10-2
하강 에지 JK플립-플롭을 사용하여 divide-by-6 카운터를 설계하라.
해답
- 000에서 카운트를 시작하여 101이 된 후 다시 000으로 돌아간다.(반복)
- 세 개의 플
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롭이 같은 시간에 트리거되는 것을 뜻한다. 따라서 첫 번째 플립플롭에만 클럭 펄스를 달아 그 플립플롭의 출력으로 이 후의 플립플롭이 동작하는 비동기식과는 달리 플립플롭 모두에 클럭 펄스를 연결한 방식을 동기식 이라고 한다.
아래는
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JK 플립플롭에 의한 동기식 카운터
▶JK 플립플롭은 J=K=1일 때 T 플립플롭과 마찬가지로 2진 계수 동작
▶각 단의 플립플롭이 세트(Q=1)될 때 마다 AND 게이트를 통하여 J=k=1이 되도록 한다
▶클럭 펄스는 각단의 플립플롭에 모두 동시에 가해
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트리거 입력을 받아들인다. 그리고 출력은 회로가 안정한 상태에 놓일 때 low이다. 한번 트리거되면 Q는 high가 되어 정해진 시간 t 동안 high를 유지하다가 다시 스위칭되어 다음 negative-going 신호가 트리거 입력이 들어올 때까지 안정한 상태에
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플립플롭의 입력조건이 어떤 상태인가 나타내는 표.
플립플롭의 여기표 정리
현상태 다음상태
Q(t) Q(t+1)
S-R F/F
R S
J-K F/F
J K
D F/F
D
T F/F
T
0 0
0 1
1 0
1 1
0 d
1 0
0 1
d 0
0 d
1 d
d 1
d 0
0
1
0
1
0
1
1
0
○ 펄스-구동 JK 플립플롭
○ 펄스-구동 T-플립플롭
○ 펄스
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