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lel-Out)
실습 날짜 : 11월 15일
목적 : 4비트 병렬 레지스터의 개념파악과 이해를 통한 기능수행을 익힌다.
회로도
＿고찰
문제의 크기가 커짐에 따라 데이터를 저장할 때 플립플롭보다는 레지스터가 사용된다. 레지스터는 플립플롭을 모아서 같
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Ⅰ. 동기식 카운터
1. 기재 및 부품
AND 게이트 7408 2개, JK 플립플롭(AND 게이트 입력) 7472 2개, JK 플립플롭
7473 저항 820[Ω], 4비트 만능시프트 레지스터, 단일 펄스 발생기 부품
2. 회로 및 이론 정리
▶비동기식 카운터의 플립플롭 동작은
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플립플롭의 1‘s catching에 대해 조사하라.
≪ 그 림 ≫
< JK Master/Slave 플립플롭의 회로도 >
≪ 그 림 ≫
< 파형 >
▶ JK latch의 문제점은 J와 K의 입력이 모두 1이 되면 출력이 끝없이 진동한다는 것이다. 반복하여 진
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Journal, Volume 41, Issue 1, 2010, Pages 56-63. https://doi.org/10.1016/j.mejo.2009.12.008 목차
1. 서론
2. 본론
1) 에지트리거 플립플롭(D-, JK-, T-)의 진리표 및 특성 비교
2) 에지트리거 플립플롭(D-, JK-, T-)의 상태도 비교
3. 결론
4. 출처 및 참고문헌
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회로를 구성하여서 SW1, SW2의 상태에 따라 Q1, Q2의 상태를 주파수 관점에서 과낯ㄹ한 결과 <그림 8>과 같은 시간도표상의 그래프를 얻을 수 있었다.
4. 연습 문제
A. IC 74109 에지트리거 플립플롭의 내부 회로도를 그리고 JK = 11일 때 상승에지
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JK-Flip flop을 사용하여 설계하라.
회로도
시뮬레이션
JK 플립플롭의 동작특성을 이해하면, 그 특성을 이용하여 카운터를 설계할 수 있다. 플립플롭을 3개 사용하였으므로 3비트 카운터, 즉 8까지 셀 수 있는 카운터까지 만들 수 있는데, 모드 6 카
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74_163 Modulo 16 Counter
P 와 T 는 Enable 단자로
값이 1로 입력 되었을 때 CLK 값에 따라 출력이
결정된다 사용 칩에 대한 설명
회로 동작 원리
회로 변경의 이유
Modulo 6 카운터 설계 과정
상태도
진리표
카르노 맵
최종 회로도
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플립플롭 지연시간만 3배로 걸리므로 총 지연시간은 150ns이다.
그러므로 최대 클럭 주파수는 1/150ns = 6.7MHz 이다.
7.11 순서 0,1,2,3,4,5의 mod-6 비동기 계수기를 하강 에지 트리거 JK 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기
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회로 구현의 가능성을 경험하게 된 것은 매우 값진 학습이었다. 이는 앞으로의 학습 및 연구에 있어서 중요한 자산이 될 것이다.
10. 결론 및 향후 연구 방향
디지털 회로의 기초인 래치와 플립플롭의 설계 및 실습을 통해 우리는 기본적인 저
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회로의 기초와 응용
◈ MANO, 이태원 역(1991), 최신 디자탈 회로 설계, 희중당 Ⅰ. 개요
Ⅱ. 레지스터의 특징
Ⅲ. 쉬프트레지스터의 개념
Ⅳ. 쉬프트레지스터의 원리
Ⅴ. 쉬프트레지스터의 종류
1. 우 쉬프트 레지스터
2. 좌 쉬프트
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