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회로이다. 그리고 PRESET과 CLEAR도 서로 반대의 입력일 때만 원래의 기능을 수행한다는 것도 알 수 있다.
실험 7은 SN7476소자를 이용한 JK 플립플롭 실험이었다. ‘J에 펄스를 가하면 Q=1, K에 펄스를 가하면 Q=0, J,K로부터 동시에 펄스를 가하면 Q는
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회로의 특성을 간단히 설명하시오.
2. 플립플롭 회로의 정의와 종류를 간단히 설명하시오.
3. RS플립플롭의 상태표를 작성하시오.
4. JK플립플롭의 특성을 설명하고 진리표를 작성하시오.
5. T플립플롭과 D플립플롭에 대해 설명하고 상
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플립플럽은 비동기로 Q의 신호가 결정되고 이 신호가 액티브 되면 클럭과 입력은 무시되는 최우선 신호이다. S-R 래치 기능과 유사하다.
JK플립플롭 이란?
JK 플립플롭은 RS 래치에서 금지된 입력(RS 래치에서 RS=\'11\')을 토글로 바꾸어 동작하도
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알 수가 있다. 따라서 이번 실험의 회로도와 실험결과를 토대로 이 실험은 참이라는 것을 알 수가 있다. ＿
수고하셨습니다＿ 1.D 플립플롭(D Flipflop)
2.D 플립플롭을 이용한 JK플립플롭
3.T 플립플롭(T Plipplop)
4.동기식 카운터(Counter)
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플립플롭은 JK 플립플롭의 토글 역할을 하므로 toggle 의 약자 T를 붙여서 T 플립플롭이라고 부른다.
실험회로 4 결과
74LS76의 JK Flip-folp 을 이용한 회로의 출력을 조사하라.
회로도
시뮬레이션
분석
위 회로에는 JK Flip-flop 이 2개 쓰였는데 앞의 J
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플립플롭의 파형도는 J, K 및 시간 펄스에 따라 주종 플립플롭의 Q0와 Q에 대한 파형도를 나타낸 것이다.
그림 4-24. 주종 플립플롭의 파형도
주종 플립플롭은 JK 플립플롭의 단점인 J, K와 C가 모두 1일 때 출력이 게이트의 전차 지연 시간 주기로
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회로도의 측정 결과
1) JK플립플롭 Vcc값 변화 실험
(단 J=5, K=0, PRE=5, CLR=5, CLK=구형파(2sec/5Vdc)이다.)
Vcc
Q
Vcc
Q
5
4.15
1.9
0.23
4.7
3.85
1.8
0.19
4.4
3.56
1.7
0.18
4.1
3.26
1.6
0.17
3.8
2.97
1.5
0.14
3.5
2.67
1.4
0.11
3.2
2.38
1.3
0.05
2.9
2.08
1.2
0.16
2.6
1.79
1.1
~
0
출력 전압이
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회로를 사용하여 만든다. 1. 가산 / 감산기
(1) 가산기
(2) 산술 연산기
① 가산기에 의한 산술 연산 회로
② 부호와 자리 넘침 판별 회로
③ 고속 가산 회로
④ 곱셈 회로
2. 플립플롭
(1) RS 플립플롭
(2) D(Data)플립플롭
(3) JK플립플
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플립플롭에 데이터를 입력시키는 기능으로 사용되기 때문이다.
(a) 논리 회로
[그림 4] D 플립플롭
JK 플립플롭
JK 플립플롭(JK Flip-flop)은 RS 플립 플롭의 불능 상태(S=1,R=1)를 개선한 것이며, 입력 J와 K는 입력 S와 R과 마찬가지로 플립플롭을 셋하
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회로
Exclusive OR(XOR)
시뮬레이션 결과
디코더(Decoder)
시뮬레이션 결과
엔코더(Encoder)
시뮬레이션 결과
딜레이(Delay Time)
시뮬레이션 결과
플립플롭(Flip-Flop)
RS 플립플롭
시뮬레이션 결과
D 플립플롭
시뮬레이션 결과
JK플립플롭
시뮬레
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