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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D가 NOT 게이트를 거쳐 연결되는 것 이다. 이렇게 구성된 회로의 동작은 다음과 같다. 가. D 플립플롭
나. JK 플립플롭
다. 8bit-Counter
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RS Flip Flop : 출력이 결정되면 유지되므로, 래치회로라고도 한다.
- D Flip Flop : 인버터(NOT게이트)를 양단에 부가, 래치회로 및 시프트 레지스터 회로에 이용.
- JK Flip Flop : J와 K가 1이면 현 상태가 반전되어 출력. 토글링 및 레이싱 유발.
- T Flip Flop
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회로(combinational logic circuit)
전가산기 (Full Adder)
디코더(Decoder)
인코더(Encoder)
순서 논리회로
입력값과 회로의 현재 상태에 따라 출력값 결정
기억능력 갖고 있음
플립플롭(flip-flop)
RS 플립플롭, D 플립플롭, JK 플립플롭, T 플립플롭
순서
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6. Bistable or flip-flop
1. 목적
2. 실험 기기 및 부품
3. 기본 이론
4. 실험 과정
4. AND-게이트된 J-K 마스터-슬레이브 플립플롭
6. 필요한 결과
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회로 (a)를 구성하고 CLR을 0→1로 하여 모든 플립플롭들을 해제(clear)시키고 CLK에 클럭 펄스를 하나 씩 트리거시키면서 Q3~Q0의 논리상태를 측정하여 표 1(a)에 기록한다.
(2)비동기식 카운트-다운 카운터 회로(b)를 구성하고 PR을 0→1로 한 후, CLK에
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회로도와 파형으로 나타내시오. (simulation)
6. 필요한 결과
Clock
+5
0
1. FF 1 Q
+5
0
1. FF 2 Q
+5
0
그림 9-4
Clock
+5
0
2. FF 1 Q
+5
0
2. FF 2 Q
+5
0
2. FF 3 Q
+5
0
그림 9-6
Clock
+5
0
3. FF 1 Q
+5
0
3. FF 2 Q
+5
0
3. FF 3 Q
+5
0
3. FF 4 Q
+5
0
그림 9-8
Clock
+5
0
4. FF 1 Q
+5
0
4. FF 2 Q
+5
0
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회로는 사용된 모든 플립플롭들의 클럭단자가 하나의 CLK에 연결되어 있다. 따라서 동기식 회로에서는 모든 플립플롭들이 동일한 시간에 자신의 상태를 변화시킨다.
반면 비동기식 카운터 회로는 첫 번째 플립플롭의 클럭은 CLK 입력에 연결되
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회로에 응용
순서도
존슨카운터(Johnson Counter)
존슨카운터(Johnson Counter)의 P펄스
직렬 연산 가산기
- 555 타이머 - 비안정
555 타이머는 클럭 파형을 공급하는 발진기로 이용할 수 있는 TTL 호환성 IC이다.
555는 기본적으로 두 개의 상이한 출력 레
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기본적인 송수신기를 회로로 구현하였습니다. 처음에는 많이 생소하고 힘들었지만 힘든 만큼 얻는 것이 많아 기본적인 컴퓨터 구조에 대해서 많이 알게 되었습니다. 이번실험을 통해 컴퓨터의 기본적인 데이터 송수신 기능에 대해서 알게 되
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