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동작하거나 어려움을 겪은 부분은 없었다.
2009
이번 실습을 통해서 JK 플립플롭을 이용한 비동기식 카운터를 직접 설계해 보고 그 동작을 눈으로 확인해 볼 수 있었다. 앞의 실습에서 확인해 볼 수 있는 것처럼 설계한 회로가 카운터로써 정상
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동작을 하도록 해야 할지 아니면 멈추도록 해야 할지를 생각해 보아야 한다. 문제를 간단히 하기 위해 여기서는 먼저 시간을 설정하는 동안에는 시계가 동작하지 않도록 하고, 정확히 원하는 주기동안 Ei를 1로 만들어 주는 문제는 스위치를
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플롭을 이용한 동기식 카운터
동기식 카운터는 모든 플립플롭의 클럭 입력에 공통의 클럭 신호가 연결되기 때문에 의 지연 후에 플립플롭의 모든 출력이 동시에 변한다. 따라서 시간 지연이 매우 작고, 최대 동작 주파수가 높다. 동기식 카운
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플립플롭을 이용하여 설계하여라. 단, 상태의 변화는 외부 입력 X=1일 때 000->001->010->...->110->111->000의 순으로 변화한다.
9. enable 입력을 같는 4*1 멀티플렉서의 논리도를 그려라.
11. SR, JK, T, D 플립플롭의 여기표를 작성하여라.
Q Q(t+1
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D
0
↑
0
0
0
0
0
↑
0
0
0
0
0
↑
0
0
0
0
0
↑
0
0
0
0
1
↑
1
0
0
0
1
↑
0
1
0
0
1
↑
0
0
1
0
1
↑
0
0
0
1
<실험 6>
회로 구성 및 입·출력 값.
고찰
이번 시뮬레이션은 JK플립플롭 4비트 우 쉬프트 레지스터에 관한 시뮬레이션이다. 교재의 이론 부분에 나와
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동작 특성을 서로 비교하라.
링 카운터
임의의 시간에 하나의 플립플롭만 세트되고, 나머지 플립플롭은 모두 클리어되
는 순환식 시프트 레지스터. 단일 비트가 한 플립플롭에서 다른 것으로 이동.
존슨 카운터
마지막 플립플롭의 보수화
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플립플롭을 여러개 모아놓은 회로를 말한다.
레지스터의 구조
>n비트 레지스터는 n개의 플립플롭으로 구성되어있으며 모든 플립플롭의 클락입력은 공통으로 묶여있다.
>클락 입력(CLK)의 상승엣지 시점마다 모든 플립플롭이 동시에 입력 I
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D플리플롭 7474 (2개)
- XOR 게이트 7486
-8비트 직렬 입력-병렬 출력 시프트 레지스터 74164
-4비트 만능 시프트 레지스터 74194 1. 목 적
2. 관련이론
1.1. 링 카운터
1.1. 존슨 카운터
1.1. 의사 불규칙 이진수열 발생기
3. 실험기구 및 데이터시
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D + AB'C'D + A'B'C'D + ABC'D + ABC'D' + ABCD
( F = ) Ⅰ. 계획
1. 단원명
2. 대단원의 개관
(1) 학습 문제
(2) 발전 계통
(3) 지도상의 유의점
(4) 단원 설정의 이유
(5) 단원의 목표
3. 학습과제 분석
(1) 단원의 내용 구조
(2) 소단원의 구조
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플립플롭이 D플립플롭으로 바뀜을 증명하여라.
1-18. 그림 1-21(b)의 JK플립플롭에 대한 특성표를 이용하여 JK플립플롭에 대한 여기표를 만들고 이것을 표 1-3과 비교하여라.
J
K
Q(t)
Q(t+1)
Q(t)
Q(t+1)
J
K
0
0
0
0
0
0
0
0
0
0
1
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
1
1
1
0
0
1
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