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회로를 구성하고 저항만 교체하며 파형을 비교하는 과정으로 진행하였다.
실험결과 R1의 변화는 전압의 크기에 변화를 가져왔고 또한 회로의 발진주파수에도 영향을 미치는 것을 볼 수 있었다. 저항을 증가시킴에 따라 주기가 길어져 주파수
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과정 및 결과예측
(1) 그림4-3과 같은 회로를 결선하고 입력변화에 따른 출력값을 측정하라.
(a) NAND 게이트 회로 (b) Invert OR 게이트 회로
(c) Invert AND 게이트 회로 (d) NOR 게이트 회로
그림4-3 드-모르간의 정리를 증명하기 위한 실험회로
(2) 그림4-4
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회로에서 가장 기본적인 RLC회로의 설계를 통하여, 나중에 더 복잡한 회로를 설계할 때, 지금과 같은 설계 과정과 시뮬레이션을 통하여 오차를 거의 없는 정확한 설계를 할 수 있을 것이다. 제어 공학의 이론을 실제로 확인해 볼 수 있는 좋은
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과정 및 결과예측
(1) NOR 게이트를 이용한 RS-Latch 회로를 구성하고 입력 R, S의 변화에 따른 출력을 측정하라.
R
S
Q
Q'
0
1
1
0
0
0
1
0
1
0
0
1
0
0
0
1
1
1
0
0
(2) NAND 게이트를 이용한 RS-Latch 회로를 구성하고 입력 R, S의 변화에 따른 출력을 측정하라.
R
S
Q
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과정 및 결과 예측
그림 1-5 (AND 게이트 회로 결선 )
결 과 값
그림 1-6 (OR 게이트 회로 결선 )
결 과 값
그림 1-7 (NOT 게이트 회로 결선 )
결 과 값
그림 1-9 (AND-OR-NOT 게이트 회로 결선 )
결 과 값
5. 참고자료
(1) http://www.alldatasheet.com
(2) CAD TOOL을 이용
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과정 (7)을 반복한 다. 세 번째 축전기도 가능하다면 표에 기록한다.
(8) 다시 100㎌축전기를 연결하고, 220㏀ 저항을 회로에 연결한다. 표에 데이터를 기록하면서 과정 (7)을 반복한다. 세 번째 저항도 가능하다면 회로에 연결하여 표에 기록한다.
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회로의 직류 특성을 조사하는 실험이었다. 이번 실험은 베이스 저항을 제거한 전압분배 바이어스 회로였다. 실험과정은 위 실험과는 달리 직접 회로내의 모든 직류 전압강하를 계산하고 콜렉터 에미터 베이스 각각의 전위를 계산한다. 그러
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BJT (Bipolar Junction Transistor)
② BJT 동작 및 바이어스
③ 이미터, 컬렉터, 베이스 전류
④ 트랜지스터의 전류 이득
⑤ 평균 컬렉터 특성
⑥ 평균 컬렉터 특성(VCE-IC)을 결정하기 위한 시험 회로 : 점 대 점 방법
① 베타(β) 측정
② VCE 대 IC
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회로자체는 7401과 같다. 이는 NOR 게이트가 아니고 NAND 게이트 임에 유의하라. 14개의 핀을 가지고 있으며 전달지연시간은 출력이‘0’ 일 때 8nsec, 출력이 open일 때 35nsec, 패키지당 소비전류는 평균 8mA 이다.
저항 5.6(㏀), 1/4W
4. 실험과정 및 결과
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회로
색코드에 나타난 저항값
R1=
100±5%(Ω)
R2=
1200±5%(Ω)
R3=
1000±5%(Ω)
멀티미터로 측정한 저항값
R1=
98.7(Ω)
R2=
1200(Ω)
R3=
981(Ω)
VS (V)
V1 (mV)
V2 (mV)
V3 (mV)
0.509
25.3
308.8
252.7
1.305
44
545
445
1.540
66
809
662
2.004
86
1,053
862
2.514
108
1,321
1,081
3.024
130
1,588
1,300
3.53
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