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논리를 사용한다. CMOS IC 가 손상되지 않도록 정전기가 일어나지 않게 주의해야 한다.
실험 7 보고서
실험 목표
*부울 대수의 여러 법칙들에 대한 실험적 증명.
*부울 법칙 10과 11을 증명하기 위한 회로 설계
*실험을 통해 3-입력 변수를 갖는 회
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논리곱(AND)
논리합(OR)
논리부정(NOT)
등이 있다.
구성된 논리회로는 불대수와 카르노도를 사용하여 간단한 형태로 변형시킬 수 있다.
논리 축소를 위한 기본적인 불대수의 기본 연산
카르노 맵이란 부울함수를 표준형으로 표현할 수 있는 모든
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간소화 했지만 자판기 설계에는 용이하지 않음을
알게 되어서 상태변수와 플리플롭을 사용하여 자판기 설계를 다시하였다.
카르노맵간소화
회로설계
프로그램 구현
스위치를 누를 때 단발 펄스 발생
Cedar logic simulator 를 이용하여 자판기 회
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게이트가 없어도 AND게이트를 접속 한 것과 같은 동작을 하게 된다. 그림 3-9의 (b)는 와이어드OR회로이다
X=ABCDEF
Y=A+B C+D E+F 1. Bool 대수
2. De Morgan 정리
3. 오픈 컬렉터(open collector)형 게이트
4. 풀-업 저항(pull-up resister)
5. 와이어드 AND(
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부울대수의 AND⇔OR변환하기 위한 볍칙(드모건의 정리)에서 이론적으로 도출(導出)되어 있는 것이다. (그림 8)에 드모건(de morgan)의 정리의식과 이 AND⇔OR변환을 사용한 논리회로의 변환과의 대응을 나타낸다.
목차
-NOT회로(回路)
-AND회로(回路)
-O
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디지털 회로설계(Digital Logic Design) - 박인규 저 <문운당>
2. 디지털 설계 이론과 실습 John F. WAKERLY 저 <에드텍>
3. 디지털 회로 설계 이동렬 저 <생각>
4. 최신 디지털 회로 설계 이태원교수, 임인칠교수 공역 <Prentice Hall>
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실생활에 간단히 응용되는 것들을 직접 해볼 수 있을 것 같다는 생각을 해보았다.
<자료> 각 논리 게이트의 핀 배열 1. 실습목적
2. 실습내용
3. 실습 기자재, 부품 및 자료
4. 이론
5. 실습방법 및 순서
6. 실습결과보고서
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참고자료
MyProtor를 이용한 디지털 논리실험, 강병익 양세양 공저, 한성출판사, 2000, p.3~4 p.109~113
전자회로의 기초, 강중순 외 3명 저, 북스힐, 2002, p.237~239 1. 실험 목적
2. 질문
1) AND 게이트
2) OR 게이트
3) NOT 게이트
4) XOR 게이트
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대수 함수의 조작과 NAND 게이트 구현
실습 날짜 : 9월 13일
목적 : 대수식의 최소화 외에도 주어진 식을 다른 어떤 형태로 나타낼 필요가 있을 때,
그리고 주어진 설계상의 제약을 만족시키기 위한 대수식의 조작을 익힌다.
회로도
＿고찰
위 회
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부울 대수의 이해를 돕기 위한 커리큘럼 개발이 필요하다. 학생들이 이론과 실습을 통해 전자 회로에 대한 깊은 이해를 갖출 수 있도록 하는 교육 자료와 프로그램이 필요하다. 마지막으로, 부울 논리와 회로 시뮬레이션의 통합적 연구가 진
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