|
디지털회로설계 및 언어
Verilog practice
2000000000 000
Practice 1: Up counter
Practice 2: Down counter
Practice 3: Up-down counter
Practice 4: Moore FSM “1011” Sequence Detector
Prob.1: Falling Edge Detector
Falling_Edge_Detector.v source code
module Falling_Edge_Detector(sequence_in,clock,reset,de
|
|
|
falling_edge(clk)) then
dout <= din;
end if;
end process;
end behav;
■ N-bit Latch
library ieee;
use ieee.std_logic_1164.all;
entity ih_n is
generic(size : integer := 4);
port(rst, en : in std_logic;
din : in std_logic_vector(size-1 downto 0);
q : out std_logic_vector(size-1 downto 0));
end ih_n;
|
|
|
falling-edge)트리거링을 선택하라. 다음에 sweep speed를 5nsec/div까지 올려라
(5nsec/div가 가능하지 않으면 가장 바른 sweep time을 선택하라). 클럭 파형 전체를
보기 위해서는 trigger LEVEL control을 조정해야 할 것이다. 클럭의 하강-에지 그리
고 출력 Q의
|
|
|
Image Processing Term Project
Shen-Castan Edge Detector
Shen-Castan Edge Detector 개요
━━━━━━━━━━─────────
▶ Shen과 Castan은 경계선 알고리즘의 일반적인 형식에 관해서는 Canny의 제안에 동의
▶ But, 최적화를 위한 다른 함수를
|
|
|
Edge-Triggered
클럭 Edge에서 변화하여 래치글리치제거
Rising Edge-Triggered, Falling Edge-Triggered
D 플립플롭
Rising Edge-Triggered D 플립플롭
플립플롭 타이밍
셋업, 홀드, 시간지연
레지스터의 종류
직렬 이동 레지스터(시프트 레지스터)
레지스터에 기억된
|
|
메뉴펼치기
