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NOR gate의 출력은 어떤 입력이 high일 때 low이다.
high input은 OR 또는 NOR gate에서 불가능할 것이다.
low input은 OR 또는 NOR gate에서 가능할 것이다.
OR/NOR gate 출력은 서로 보완적이다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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high또는 low를 쓸수 없게 할수 없다.
.two-input XOR gate는 input이 pulled high의 하나라면 완전하게 수행한다.
.two-input XNOR gate는 input이 pulled low의 하나라면 완전하게 수행한다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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clocked되기 전이나 후에 안정되어야 한다.
.timing diagram은 data input과 output, clock 신호사이의 관계를 보여준다.
.Q는 CLK negative edge 후의 D입력과 같다. Q-not은 D와 Q의 보수이다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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설계된 발진기로 예를 들었습니다.
발진기의 동작원리는 증폭기류의 발진현상(oscillation)과 원리적으로 동일합니다.
어떤 feedback loop와 gain을 가지면 특정 주파수원의 에너지가 뺑뺑이를 돌며 누적되게 됩니다. 그런데 이런 발진의 경우, 무언
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and not( a(1) xor b(1) )
and not( a(0) xor b(0) );
end data_flow;
2.시뮬레이션
1)flow summary
2) wave form
3) time analyzer Summary
3. 블록다이어그램
◆ comp2(process문 사용)
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity comp2 is
port (a, b : in bit_vector (3 downto 0);
equal : out bit);
e
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9. 본 실험을 하면서 나름대로 배운점을 쓰시오.
오픈 컬렉터의 의미, 3-상태 버퍼/인버터 특성, 논리 게이트의 지연시간 특성에 대해서 알 수 있었다. ｢실험 4｣X-OR, X-NOR 게이트
실험 5｣오픈 컬렉터와 3-상태 버퍼/인버터
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Digital Filter Design Using Matlab & Verilog
Fdatool (Filter Design & Analysis Tool) 실행
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필터를 설계하기 위해 Fdatool 을 실행시킨다.
Start > Toolboxes > Filter Design > Filter Design & Analys
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AND 연산이 바로 되어서 4클락 후에 램프가 켜져버린다.
이 점을 우리는 눈으로만 보고 4클락에 1을 받으면 출력을 체크하는 것으로 보고 회로의 구현만 지속적으로 반복하고 있었던 것이었다.
카운터 회로에서 어차피 다음 클락에서 1을 받을
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논리 게이트를 사용하시오.
NOR 게이트 2개를 사용
2.6 게이트가 있는 D 래치는 G=0 일 때 자기의 값을 유지하고 G=1 일 때 출력은 D값에 따른다. process 를 사용하여 게이트가 있는 D래치의 VHDL 기술을 쓰시오.
▷▶▷ VHDL 문
▶▷▶ 실행 결과
★ Q U I
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논리표>
BCD 가산기 시물레이터 결과 값
<BCD 가산기 소스>
Library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity scdrum4 is
port ( s,w : in std_logic_vector(3 downto 0);
c_in : in std_logic;
y :buffer std_logic_vector(3 downto 0);
s_out : out std_logic_vector(3 down
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