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PLL에 있어서 주파수를 하나의 값(
f_1
)에서 다른 값(
f_2
)으로 바꾸는 식으로 약제동된 2차 지연 시스팀의 입력에 급격한 변화를 주면 VCO의 출력은 이 변화에 잠시동안
f_2
값 근처에서 진동하고 잠시후 새로운 주파수로 안정한다. (즉 정상상태
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PLL based CDR using Calibrated Delay Flip Flop”
[7] F.M. Gardner, "Chaarge-pump phase-locked loop," IEEE Trans. Comm.,
vol. 28, pp. 1849-1858, 1980.
[8] Andrey Martchosrky, “Clock and Data Recovery” 그림차례 Ⅲ
표차례 Ⅴ
국문요약 Ⅵ
Abstract Ⅶ
제 1 장 서론 1
제 2 장 InGaAsP Mu
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Phase Locked Loop:PLL)
무선 혹은 유선 상으로 신호를 보내면 신호경로에 따라 신호 지연이 발생하고 따라서 위상이 변하기 때문에, 수신측에서 시작과 끝점을 판단하지 못해 불량이 발생한다. 이런 현상을 막기 위해 클럭의 시작과 끝을 맞추어주
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Loop Filter (LPF)
저역통과여파기(LPF)구조로 구성된 이 필터는 loop 동작중에 발생하는 각종 주파수들을 걸러내고, capacitor를 이용하여 축적된 전하량 변화를 통해 VCO 조절단자의 전압을 가변하는 역할을 한다.
3. 자유 발진 모드 (Free -running mode)
PLL
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PLL(phase locked loop)회로를 사용함으로써 가능하였다. 동기기가 반송파 신호를 생성하면 ASK신호와 같이 믹서에 믹서된다. 믹서출력은 두 신호의 합성분이고 그 신호가 저역통과필터와 전압비교기를 거쳐 복조가 되었다.
< 그림 35 > ASK 동기
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Loop Delay Locked Loop, 동국대학교 대학원 전 자공학과 석사 논문 , 국회도서관 DLL 석사논문 자료실. 2005.
<2> RF Design House, PLL / VCO 부분 , http://www.rfdh.com/
<3> 이 윤 우 , 성 창 경 , 최 우 영, A Low-Voltage and Wide Range Phase Lock Loop for standard Mobile Im
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PLL회로의 특성을 미리 알아보기 위해 National Semiconductor사에서 제공하는 시뮬레이션을 이용하여 특성을 알아보았다. 아래에 보이는 그림 4.5, 4.6, 4.7이 각각 Lock time analysis, Phase noise, Bode plot를 나타내는 그림이다.
그림 4.5 Lock time analysis
그림 4.6
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loop Control System for the Redcuction of Reactive Power required by Electronic Converters", IEEE Trans., IECI-23, 1976.
〔5〕M. Brenen, et. al., "Single-Phase Active Power Filter with One Current Sensor in Source Side", Research Memp 89-PE-03-0011, Science &Technology Center, Westinghouse Electric
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