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멀티플렉스에 대하여 해 보아서 많이 어렵진 않았다. 소스를 짜는 과정에서 CASE문과 IF문 두 가지 종류로 코딩하는 것이 어려운 부분도 있었지만 수업시간에 배운것을 활용하고 기억할 수 있어서 좋았다. 또 회로도를 그리는 것과 VHDL을 이용
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는 회로를 구성하기 위해 몇 개의 트랜지스트가 필요한가?
=>옆의 회로을 표준형의 AND,OR.NOT 게이트로 그리면 아래 와 같다.그리고아래의 트랜지스트의개수는 모두18개이다.
3.10 논리함수 f(X1X2X3X4)=m(0, 1, 2, 3, 6, 8, 9, 10)에 대해 CMOS 복합 게이트
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multi is
port( a : in unsigned (1 downto 0);
b : in unsigned (1 downto 0);
result : out unsigned (3 downto 0));
end entity;
architecture arc of multi is
begin
result <= a * b;
end arc; Decoder(4bit BCD)
Multiplexer(8비트)
Encoder(4bit)
Comparator(4bit)
Multiplier(2bit)
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VHDL 코딩에서 얻어낸 심볼로 \"lastalu\"를 설계한 회로도 이다.
결론
- 이번 연산은 산술뿐만 아니라 논리 연산까지 수행하는 4 bit ALU를 설계를 하였다. 스키메틱이 아닌 VHDL의
코딩으로 회로를 설계 하였는데, 처음 과제를 받았을 때 어떤식으로
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멀티플렉서6X1entity MUX_6x1 is --MUX_6X1 의 입출력을 정의해준다
port ( A,B,C,D,E,F :in std_logic_vector(3 downto 0);
Sel : in std_logic_vector( 5 downto 0);
y : out std_logic_vector (3 downto 0));
end MUX_6x1;
architecture beha of Mux_6x1 is
begin
process(a,b,c,d,e,f,sel)
begin
if sel =\"011111\" t
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