|
실험 내용은 VHDL 프로그램에서 두개의 입력값을 full adder 로 합한뒤
7 segment 표현을 위하여 2진수를 bcd converter 로 변환한다.
vhdl 파일입니다. 없음
|
|
|
BCD to Excess-3 converter
3.7장의 BCD to Excess-3 converter 회로를 VHDL로 구성하여 출력하시오. 클록의 주기는 40ns로 하시오.
각 출력을 부울대수로 나타내면 다음과 같다.
아래와 같이 VHDL과 Simulation을 실행하였다.
5. 고찰
부울대수를 간략화하는데 진리
|
|
|
스 화면>
<출력 화면>
소스 분석
4bit가산기를 이용하지 않고 BCD adder를 설계할 때 결과적으로 더하기를 위한 부분의 소스가 필요합니다. 그래서 실질적으로 소스를 복잡하게 만드는 것보다는 ieee. std_logic_arith.all 파일과 unsigned를 이용하
|
|
|
BCD_TO_FDATA
entity BCD_to_Fdata is --BCD_to_Fdata 의 입출력을 설정
port ( Data_in : in std_logic_vector( 3 downto 0);
Data_out: out std_logic_vector ( 7 downto 0));
end BCD_to_Fdata;
architecture beha of BCD_to_Fdata is
begin
process(Data_in)
begin
if Data_in = 0 then -- 0 이 입력되면
Data_out <
|
|
|
BCD 계산을 VHDL 코드로 50ns 간격으로 Wave 형태를 다시 설계하여 입력한 뒤에 출력해 보시오.
VHDL 코드로 설계하면 다음과 같다.
입력값 입력 후 출력을 확인하면 다음과 같다.
[예비실험 2.1] 74283 4비트 가산기를 사용하여 BCD 가산기를 구성하시
|
|
메뉴펼치기
