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및 시뮬레이션
1. 기본 시계 제작 (0.1초~1분단위, 스탑워치)
㉮기본 시간 모듈
㉯스탑워치 모듈
㉰메인 모듈
2. hour 단위 구현을 위한 testbench & module
㉮분단위 test module
㉯시간단위 test module
㉰test main module
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- 알람 기능을 가진 디지털시계 설계
- SW0 : 시계를 Set하는 신호 -> 0 : 모든 기능 정지, 1 : 동작
SW1 : view mode select signal -> 0 : Am, Pm 1시~12시, 1 : 0시~23시
SW2 : 알람 기능 on/off signal
(알람은 LED를 통해 표현한다.)
- [key 0] : mode selec
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or posedge key[5]) begin
if(rst) h_time1 <= 8'd0010_0000;
else if(key[5]) h_time1 <= 8'b0011_0000;
else begin
case(qh1)
4'd0 : h_time1 <= 8'b0011_0000;
4'd1 : h_time1 <= 8'b0011_0001;
4'd2 : h_time1 <= 8'b0011_0010;
4'd3 : h_time1 <= 8'b0011_0011;
4'd4 : h_time1 <= 8'b0011_0100;
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베릴로그(verilog) HDL 시계 프로젝트
목차
1. 프로젝트 목적
2. 설계 및 분석
2-1 Alarm Clock Module
2-2 Alarm Clock Module Simulation Analysis
2-3 Stopwatch Module
2-4 Stopwatch Module Simulation Analysis
2-5 Clock Generator Module
2-6 Clock Generator Module Simulation Analysis
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--lpm_add_sub CARRY_CHAIN="MANUAL" CARRY_CHAIN_LENGTH=48 DEVICE_FAMILY="Cyclone II" LPM_DIRECTION="SUB" LPM_WIDTH=1 cout dataa datab result
--VERSION_BEGIN 9.1 cbx_cycloneii 2009:10:21:21:22:16:SJ cbx_lpm_add_sub 2009:10:21:21:22:16:SJ cbx_mgl 2009:10:21:21:37:49:SJ cbx_stratix 2009:10:21:21:22:16:
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Verilog encoder
<표4-1. Verilog encoder>
module hamm_enc(in,out,reset);
input [7:0] in;
output [11:0] out;
input reset;
reg [11:0] out;
integer i, j;
always@(in or reset) begin
if(reset)
out = 0;
else begin
i=0; j=0;
while((i<11)||(j<7)) begin
while(i==0||i==1||i==3||i==7)
begin
out[i]=0
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설계 동기와 목적
전체 시스템 블록도 및 계층도
LCD display
LED/7 Segment display
하드웨어 설계 통합
단위 모듈 테스트
H/W 구현 및 외관 제작
결론 설계 동기
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소자에 중점을 두고 있습니다. 대학에서 전자공학을 전공하며 다양한 회로 설계 관련 과목을 수강하여 이론적 기초를 다졌습니다. 특히, SPICE 및 Verilog와 같은 도구를 활용하여 실제 회로를 설계하고 시뮬레이션하는 경험을 쌓았습니다.
인턴
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심분야 [200자]
정보과학을 전공하며 임베디드 소프트웨어 전반에 걸친 지식을 쌓을 수 있었습니다. 무선통신센서네트워크를 통한 센서 및 모터 제어기술, Verilog HDL을 이용한 반도체 설계에 관심을 두고 공부하며 SW개발자로서의 역량을 기를
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. FA팀에서 현장교육을 받으면서 MPEG 표준을 이용한 동화상 처리 기술과 이미지 센서의 기본적인 특성과 설계 방법에 대해 배울 수 있었습니다. 또한 JPEG 알고리즘을 Verilog HDL로 구현함으로써 하드웨어적인 감각도 키울 수 있었습니다.
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Verilog와 같은 하드웨어 기술 언어를 활용하여 복잡한 시스템을 설계하고 구현하는 과정에서 많은 성취감을 느꼈습니다. 이러한 경험은 저에게 디지털 설계의 중요성과 그 가능성을 깨닫게 해주었습니다. 또한, 다양한 팀 프로젝트를 통해 협
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Verilog 및 VHDL을 활용한 RTL 설계 경험이 있으며, FPGA 프로젝트에서 FIR 필터 및 영상 처리 모듈을 설계한 경험이 있습니다.
3) 반도체 설계 엔지니어로서 해결해야 할 가장 큰 도전 과제는 무엇이라고 생각하십니까?
답변: 공정 미세화로 인한 전
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