Quartus verilog

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전문지식 40건

	Quartus 디지털 시계 verilog HDL 알람기능 - 알람 기능을 가진 디지털시계 설계 - SW0 : 시계를 Set하는 신호 -> 0 : 모든 기능 정지, 1 : 동작 SW1 : view mode select signal -> 0 : Am, Pm 1시~12시, 1 : 0시~23시 SW2 : 알람 기능 on/off signal (알람은 LED를 통해 표현한다.) - [key 0] : mode selec Quartus verilog, 디지털시계 HDL, Quartus 디지털 시계 verilog HDL 알람기능,	페이지 20페이지 가격 3,000원 등록일 2009.06.14 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	Verilog 이용한 4Bit 가감산기 구현 1. 설계 이론 i. 반가산기 - 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로. 이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력(Carry Out)에 따라 출력한다. AND, OR, NOT의 세 가지의 종류의 논리회로만 으로 Verilog 4비트 가감산기, Quartus 감가산기, Verilog 이용한 4Bit 가감산기 구현,	페이지 10페이지 가격 2,000원 등록일 2010.12.08 파일종류 워드(doc) 참고문헌 없음 최근 2주 판매 이력 없음
	Verilog를 이용한 주파수 카운터 설계 (최종보고서의 일부) Ⅰ. 개 요 (중략) Frequency Counter라는 Digital System을 Hardware Description Language(Verilog-HDL)를 이용하여 구현하였다. 평소에 주파수에 관한 내용이 워낙 어렵다고 생각을 하고 있어서 쉽고, 간단하게 미리 정해놓 은 수 Verilog Counter, Frequency 설계, Verilog를 이용한 주파수 카운터 설계,	페이지 100페이지 가격 5,000원 등록일 2007.04.10 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	[컴퓨터 구조] Single-Cycle MIPS 설계 (전략) 2. 요구된 5개의 블록의 베릴로그 코드 module control_single(opcode, RegDst, Jump, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, ALUOp); module alu(ctl, op1, op2, zero, result); (중략) 3. 시뮬레이션 결과 R1 레지스터의 instruction 주소는 00000800. 이 값 컴퓨터구조 Verilog, MIPS Quartus, [컴퓨터 구조] Single-Cycle MIPS 설계,	페이지 18페이지 가격 2,500원 등록일 2010.06.09 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음
	[컴퓨터 구조] Multi-Cycle MIPS 설계 ARRAY[5]: 00E8082A 이진수 코드: 0000 0000 1110 1000 0000 1000 0010 1010 구조에 맞게 숫자를 나눔: 000000 00111 01000 00001 00000 101010 MIPS 코드: slt R1, R7, R8 의미 & 계산: R1 = R7 < R8 = 9 < 27 = 1 ARRAY[6]: 0107102A 이진수 코드: 0000 0001 0000 0111 0001 0000 0010 1010 구조 컴퓨터구조 Verilog, MIPS Quartus, [컴퓨터 구조] Multi-Cycle MIPS 설계,	페이지 19페이지 가격 2,500원 등록일 2010.07.19 파일종류 압축파일 참고문헌 없음 최근 2주 판매 이력 없음

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