|
(최종보고서의 일부)
Ⅰ. 개 요
(중략)
Frequency Counter라는 Digital System을 Hardware Description
Language(Verilog-HDL)를 이용하여 구현하였다. 평소에 주파수에 관한
내용이 워낙 어렵다고 생각을 하고 있어서 쉽고, 간단하게 미리 정해놓
은 수
|
|
|
디지털회로설계 및 언어
Verilog practice
2000000000 000
Practice 1: Up counter
Practice 2: Down counter
Practice 3: Up-down counter
Practice 4: Moore FSM “1011” Sequence Detector
Prob.1: Falling Edge Detector
Falling_Edge_Detector.v source code
module Falling_Edge_Detector(sequence_in,clock,reset,de
|
|
|
, 지정된 read 레지스터의 값을 읽는 것을 동시에 수행할 수 있는 8개의 8비트 레지스터를 포함한 레지스터 파일을 설계하고 동작을 확인하시오.
(2) (도전문제) 앞에서 설계한 레지스터 파일을 사용하여 다음과 같은 FIFO를 설계하고 동작을 확인
|
|
|
|
Counter wire
wire [31:0]PCIn;
wire [31:0]PC;
wire PCctrl;
wire PCWriteCond2;
assign PCWriteCond2 = Zero && PCWriteCond;
assign PCctrl = PCWriteCond2 || PCWrite;
//Instruction Register wire
wire [31:0]Instruction;
//ShiftLeft 2 wire
wire [31:0]ShiftLeft2_1;
wire [27:0]ShiftLeft2_2;
|
|
|
|
one=0;
end adder.v.txt
control.v.txt
counter.v.txt
mul.v.txt
regi.v.txt
tb.v.txt
Multiplier.pptx……………………………7p
4비트 멀티플라이어의 대략적 설명
부분별로 설명및 시뮬레이션 결과
-accumulator
-control
-adder
-counter
최종결과
|
|
 |
counter로 제어되는 사이클 "T1~T6"내에서 동작하도록 설계하였습니다. 동작여부를 확인하기 위해 C언어로 작성한 성적합산 프로그램을 어셈블리어로 변경하고, 다시 기계어로 번역하였습니다. 이후 직접 설계한 SRAM에 기계어 파일을 넣어주는
|
|
메뉴펼치기
