[SSL design] 회로 디자인 및 구현, 시뮬레이션 / 010 탐지(sequence detect) 프로그램 디자인 및 구현

소개글

[SSL design] 회로 디자인 및 구현, 시뮬레이션 / 010 탐지(sequence detect) 프로그램 디자인 및 구현에 대한 보고서 자료입니다.

목차

Ⅰ. Introduction

Ⅱ. 4-1 SSL Analysis
A. State Equations & State Table
B. State Diagram
C. Timing Sequence
D. Timing Diagram
E. BDF Capture
F. RTL Viewer
G. Simulation Capture
H. Discussion

Ⅲ. 4-2 SSL Design
A. State Diagram
B. State Equations & State Table
C. Timing Sequence
D. Timing Diagram
E. BDF Capture
F. RTL Viewer
G. Simulation Capture
H. Discussion

본문내용

네번째 실습의 첫번째 문제는 주어진 회로 분석을 통해 등식을 도출하여 state diagram 을 완성하고, 본인이 임의로 설정한 input x의 sequence에 맞게 timing diagram을 완성하는 것이다. 그 후, 이것을 쿼터스에서 block diagram으로 그리고 모델심을 통해 시뮬레이션을 돌려 그 결과가 내가 그린 timing diagram과 일치하는 가를 알아보는 문제다.
두번째 문제는 내가 직접 SSL을 디자인하는 실습이다. “010”을 탐지하는 회로를 timing diagram과 state diagram으로 표현한 후 쿼터스와 모델심의 시뮬레이션을 통해 알맞은 회로인가 확인한다.

<중 략>

“010”을 탐지하는 회로의 작동을 state diagram으로 나타냈다. Initial state(s0=“01”)은 기억해야할 데이터가 없는 상태, s1=“01”은 input으로 들어온 0 한 개를 기억하는 상태, s2=“10”은 01을 기억하는 상태이고 마지막으로 s3=“11”은 010을 기억하는 상태이다.
또한, Moore Machine이다.

키워드

컴퓨터구조,   vhdl,   ssl,   quartus,   bdf,   timing diagram,   state diagram,   d-ff,   시뮬레이션