[디지털시스템(Verolog)] Multiplexer & Logical Unit 결과보고서

소개글

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목차

실험 ① 128 to 4 MUX의 시뮬레이션 결과
실험 ② Logical Unit들의 시뮬레이션 결과

실험 ① 128 to 4 MUX의 설계
실험 ② Logical Unit들의 설계

본문내용

이다.
보다 쉬운 확인을 위해 'din'을 MSB가 1인 32bit의 binary로 입력하였다.
두 번째는 'sign'을 1로 설정한 경우이다.
역시 보다 쉬운 확인을 위해 'din'을 MSB가 1인 32bit의 binary로 입력하였다.
두 경우 모두 'snum'을 1로 설정하여, 1칸의 right shift가 실행되도록 하였다.
시뮬레이션 결과는 앞의 '실험결과'에 나타내었다.
첫 번째 시뮬레이션 결과값은 sign값이 0인, logical shift의 결과값이다. right shift가 이루어진 후, MSB에 0이 추가된 것을 알 수 있다.
두 번째 결과값은 sign값이 1인, arithmetic shift의 결과값이다. right shift가 이루어진 후, MSB에 1이 추가된 것을 알 수 있다.

키워드

디지털시스템,   Verilog,   Multiplexer,   Logical Unit,   MUX,   멀티플렉서,   디지털시스템실험,   디씨실험