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플립플롭의 단점을 보완한 JK플립플롭에 대해 알 수 있었고, 디지털 회로에서 시간 지연을 감소시키면 데이터 처리속도가 빨라지는 것을 알게 되었다.
이번 실험에 사용된 IC칩이 active low형식이라서 처음에는 형식을 잘못알고 값이 재대로 나
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실험은 예비보고서를 쓸 때 max-plus2 를 가지고 회로를 구성하여 시뮬레이션을 해보았었다. 웨이브폼에서 파형의 결과가 겹치기도 하였지만 4상클럭 출력 파형들의 특성은 충분히 알 수 있었다. 그것을 보아가며 실험을 하니 실험이 틀렸는지
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구성도를 그려보자.
6) Lab 7에서, dot matrix를 scan하여 일정 패턴을 표시하는 프로그램에서는 일정 시간의 지연을 프로그램으로 구현했었다. 이 지연을 Program 8.4와 같이 PIT와 interrupt를 이용하여 어떻게 구현할 수 있을지 생각해 보자.
5. 토의
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플립플롭의 진리표를 확인하는 실험이 었다는걸 깨달았다. 실험테스트 결과 D입력을 클럭펄스가 아닌 Q 출력을 넣게 될경우에는 파형이 클럭펄스 상승에지상태일때 마다 출력이 변한다는 결론을 알수 있었다.
이번실험을 RS래치의 응용에 관
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마이크로프로세서
종류
설계방식에 따라 “CISC(Complex)”, “RISC(Reduced)”
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구분 CISC RISC
구조 복잡 단순
구성 많은 명령어 최소 명령어
명령어 길이 다양한 길이 고정된
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