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PC 한 대
FPGA package 1개
Logic tester
4. 실험과정
1. NAND gate를 이용한 다음 회로를 programming하면, 이 회로에서 data 신호가 control 신호에 의해 제어되는 과정을 관찰할 수 있다. 다음 회로를 구성하고, 표에 결과 값을 기입하라.
표7-1
control signal
input dat
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회로는 안정된 상태를 유지하게 되고, 신호가 소거된 후에는 다른 안정된 상태로 남게 된다. 마찬가지 방법에서, 두 번째 신호는 이 회로를 다른 안정된 상태에서 원래의 안정상태로 바꿀 수 있다.
4. 실험 과정
실험의 각 부분에서 지시된 점
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실험기기 및 부품
오실로스코오프(CRO) : dc 결합된 입력과 전압측정이 가능한 것.
직류전원공급기 : +5V, 50mA이상
74HC04 : 6개의 인버트 게이트
555 : 타이머
SWG : +5V, 100Hz에서 10kHz 또는 50μs 단일펄스
캐패시터 : 1μF, 10μF, 1, 470
LED : 붉은색
스위치 뱅
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실험과정에서 주의할 점은 데이터의 초기화와이다. 실험을 하기 전에 접지를 시켜 초기화를 시켜주어야 하고 실험내용에 있는 선택스위치를 GND에 연결할 때 제대로 해주어야 한다. 특히 실험1에서는 회로의 구성이 복잡하기 때문에 회로를
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실험에서는 10진 디코더를 갖춘 BCD 카운터를 만들어 보았다. 7490 BCD counter 와 7442 ic 칩을 사용해서 회로를 구성한 뒤 Clock을 주고 결과를 살펴보았다. 7442 ic 칩은 4개의 입력을 받아서 각각을 10개의 출력으로 바꾸어 준다. 여기에서 4개의 입력은
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회로에서는 Clear 단자를 이용해서 회로가 9까지 카운팅되고 10이 카운팅 될 때 Clear 시켜 다시 0부터 카운팅 되게 설계하였다. 다음은 10진 동기식 Up 카운터를 만드는 실험으로 동기식 카운터는 앞서 만들어본 리플 카운터와 다르게 모든 플립플
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어 시킨 다음에 1의 값을 주어야한다. 또 각 소자들의 Pin 번호의 기능을 제대로 파악하여 회로의 구성이 잘못되지 않도록 해야 한다. 같은 기능의 gate 여서 입력이 2개와 3개의 gate는 각각의 Pin 이 다른 역할을 할 수 있기 때문이다.
실험결과,
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즉, 1×4 디먹스가 두 개 가 연달아 붙어있는 것이다. 그리고 특징적인 것은 입력단인 G값에 LOW가 입력되어야만 Eable한 상태가 되며, 출력단도 역시 ACTIVE LOW 로서 동작한다. 칩의 구조는 절반으로 잘라서 생각했을 때 왼쪽(1~7번핀)이 하나의 1×4
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하며, 변수값이 1이면 그대로 표시(x)하고, 0이면 프라임(')기호를 사용하여 보수(x')로 표시한다.
⑦ 간소화된 부울 함수를 논리 회로로 표시한다.
(2) 간소화된 부울 함수를 합의 곱형으로 표시하는 경우
① ②, ③은 곱의 합형과 같다.
④ 합의
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회로망(frequency-selective network)과 positive-feedback amp를 사용하는 방법과 주파수 선택 회로망을 사용하지 않는 방법이다.
2.구형파, 삼각파 발생기
구형파, 삼각파, 펄스파 등을 발생시키는 회로들은 비선형 발진기 또는 함수 발생기(Function generator)
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