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로그램이 최적화된 설계인지는 잘 모르겠지만 앞서 언급했던 cnt overflow 현상만 보정해주면 정확한 설계라고 보여진다. - Specification of STLC
- I/O signal description
- Block diagram of system
- State diagram
- Verilog HDL source code
- Test plan & Result
- Simulation
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회로의 속도 개선과 직결된다. 디지털 회로에서 중요한 위치를 차지하고 있는 덧셈 회로의 속도 개선을 위해 여러 carry 계산 방법들이 제안되었다. 1. 실험 결과
(1) Verilog 코드
(2) wave form
(3) 진리표
(4) Delay time
2. 결과 분석 및 토의
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회로를 구현할 수 있다. 다른 형태의 산술
연산회로를 설계하라.
(2) 실 험
1) 산술연산회로를 결선하라.
2) 표 1의 결과가 나오는지 확인하라.
3) 논리연산회로를 결선하라.
4) 표 2의 결과가 나오는지를 확인하라.
5) ALU회로를 결선하라.
6) 표 3의
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번호가 순서가 다른지 반대의 결과가 나왔다. 번호를 살짝 바꾸어 다시 실험해보니 제대로 나왔다. 무엇보다 이런 방식으로 우리가 코딩한 프로그램이 기기로서 구현이 된다는 사실을 확인한 것이 큰 소득이었다. 1. 결과 분석
2. 토의
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회로를 구성한다
(5)Clear 입력에 0->1로 하여 Q1Q2=00으로 만든다.
(6)클록입력에 펄스를 주어서 Q1Q2의 상태표를 기록한다.
5.Reference
디지털 회로 실험 <한양대학교>
디지털 논리 회로 <John M. Yarbrough> 1.제목
2.실험 목적
3.관련
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회로 모습.
참 고 문 헌
[1] Charles H. Roth, Jr ,"Fundamentals of Logic Design " 교보문고 ,365~387쪽, 2005년 1월
[2] 7400, 7404, 7474 Datasheet(www.google.com
) Vending Machine Design
Ⅰ. 서 론
Ⅱ. 본 론
1. (LAB 3-1) Coffee&Sprite Vending Machine Design
가. State에 따른 Segmen
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출력값을 인가
SEG_COM : 한 SET의 신호를 8개의 7-SEGMENT 중 출력될 7-SEGMENT에 할당
module part5(DIP_D,SEG_DATA,SEG_COM,CLK,RESETn); 설계목표 1-3
회로도 및 알고리즘 1-2
verilog code and annotation 1-9
pin assignment table 1-10
simulation result 1-3
실험시 유의사항
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부득이 위의 방식으로 하였다.
State diagram과 table을 파악해 가며 그림을 그리는 것은 다른 단원보다 훨씬 흥미로워 더 재미있게 숙제를 할 수 있었던 것 같다.
8.참고문헌
(1) Fundamentals of Digital Logic with VHDL Design second edition, Stephen Brown, 2005
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0
01
11
10
00
01
10
1
1
X
X
11
X
X
X
X
A+ = BCX
B+ = BC'X' + CX
C+ = X'
Z = A
위의 밀리머신과는 달리 출력값이 A의 상태에 따라서 달라진 다는 것을 알수가 있다.
논리식을 토대로 하여 회로도를 설계하면 다음과 같다.
< 0101 sequence detect Moore machine 회로도>
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있는 기반이 마련되었다. 향후 더 복잡한 회로에 대한 연구와 실험을 통해 더욱 깊이 있는 통찰력을 얻을 수 있을 것으로 기대된다. 1) 실험 목표 설정
2) 이론적 배경 탐구
3) Verilog 코드 구현 과정
4) 실험 결과 분석
5) 최종 결론 및 고찰
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