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회로 결선 )
결 과 값
그림 1-6 (OR 게이트 회로 결선 )
결 과 값
그림 1-7 (NOT 게이트 회로 결선 )
결 과 값
그림 1-9 (AND-OR-NOT 게이트 회로 결선 )
결 과 값
5. 참고자료
(1) http://www.alldatasheet.com
(2) CAD TOOL을 이용한 디지털 전자 공학실험(보문당)
(3) http
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회로도
＿고찰
일단 동기식 카운터에 대해 언급해 보도록 하겠다. 카운터란 미리 정해진 순서대로 수를 계수하는 회로로써 회로를 구성하는 플립플롭들이 미리 정해진 순서를 따라 상태가 천이하도록 설계한다. 플립플롭의 변화에 따라 크게
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회로를 입력하고 dc해석을 수행한다.
나) 실험이론 및 개념
PSPICE?
SPICE(Simulation Program with Integrated Circuit Emphasis)는 컴퓨터를 이용하여 전기, 전자, 디지털회로의 해석 및 설계를 위해 개발한 시뮬레이션 프로그램이다. 이SPICE의 개발에 의해 전
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시계는 초,분,시로 구성되어 있다. 위의 블록도와 같이 시계는 동작하게 되어 있다.
디지털 회로에 전원 DC 5V 와 시계의 타이머 NE555 클럭 입력을 준다.
여기서 디지털 시계의 회로를 제대로 이해하기 위해서는 무엇보다 카운터 설계에 대한
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JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
1 1.제목
2.목적
3.이론및 실험원리
4.실험장치
5.실험방법
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tate 와 Nextstate 의 경우 초기값만 0으로 설정하면 계속 오류가 발생하였습니다. 그 이유로 인해 entity 이름이 control4 로 되었습니다. 수정에 수정을 하다 보니...., 아마도 그 이유는 3을 넘어서는 신호에 대한 정의가 올바르지 않아서였던 것 같습
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디지털 시계를 직접 구현해 보았다. 자세히 말하면 카운터를 통해 1초씩 증가하여 60초에서 1초로 넘어가는 순간 1분으로 넘어가고, 60분에서 1분으로 넘어가는 순간, 1시간이 넘어가는 과정을 구현해 본 것이다. 그리고 reset이 1로 변하는 순간 s
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지정된 VT+와 VT-에서만 state를 변화시킨다. ; VT+와 VT-사이에서의 입력 신호는 locked out이다.
.SChmitt-trigger gate는 아날로그 input waveform을 square 디지털 output waveform으 로 전환한다. 1.UNIT OBJECTIVE
2.UNIT FUNDAMENTALS
3.NEW TERMS AND WORDS
4.DISCUSSION
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출력은 25KHz이다.
. JK flip-flop에서 J와 K input은 항상 보수이다.
. D-type flip-flop으로서 JK flip-flop을 형성하기 위해 J input은 반대로 되고 K input에 연결된다.
. JK flip-flop이 D-type flip-flop으로 형성될 때 Q output은 J input의 logic state와 같다. Q-not output은 J의
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design 하기 위해서 New design을 선택하고 filter 종류를 선택하고 design
하면 다음과 같이 나타난다.
이 IIR filter 를 위의 signal 에다 적용하면 filtered signal 을 다음과 같이 볼수 있다.
설계된 filter의 계수는 filter를 export하면 MATLAB command window 에서 볼
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