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결과는 앞 페이지에 나타내었다.
63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0 모두 정확한 연산이다.
설계된 signed multiplier가 부호가 있는 곱셈 연산을 정확히 수행하고 있음을 알 수 있다. ① 32×32 Unsigned Binary Multiplier의 시뮬레이션 결
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결과는 위와 같다.
63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0
네 종류의 연산 모두 정확하게 수행되고 있음을 알 수 있다. ① Multiplier
② Multiplier 모듈의 gate level 설계에 대한 고찰
③ 32×32 Unsigned Binary Multiplier 설계
④ 32×32 Signed Bin
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10469이다. 두 번째 연산
은 캐리값이 1이므로, 734+9734+1=10469로 두 번째 연산 또한 정확함을 확인할 수 있다. 실험 ① 1-bit full adder 구현
◈방법 1. 직접 설계(게이트레벨 설계)
◈방법 2. half adder를 이용한 설계
실험 ② 32-bit full adder 구현
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결과값을 D flip-flop으로 통과시켜 결과값 Q와 Q'를 얻는다.
하나의 register는 32bit이므로, 32개의 D flip-flop이 필요하다.
위의 register를 16번 부르면 sequential logic이 완성된다.
다음은 두 번째 combinational logic이다. 이는 32bit 16to1 MUX만으로 간단하게 설
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32-bit 2's Complement Unit의 시뮬레이션 결과
② 32-bit Subtracter의 시뮬레이션 결과
③ 32-bit Adder-Subtracter의 시뮬레이션 결과
④ 32-bit Carry Select Adder의 시뮬레이션 결과
① 32-bit 2's Complement Unit의 설계
② 32-bit Subtracter의 설계
③ 32-bit Adder-Subtracter
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