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63×77 = 4851, 77×(-63) = -4851, (-63)×(-77) = 4851, 63×0 = 0
네 종류의 연산 모두 정확하게 수행되고 있음을 알 수 있다. ① Multiplier
② Multiplier 모듈의 gate level 설계에 대한 고찰
③ 32×32 Unsigned Binary Multiplier 설계
④ 32×32 Signed Binary Multiplier 설계
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multiplier가 부호가 있는 곱셈 연산을 정확히 수행하고 있음을 알 수 있다. ① 32×32 Unsigned Binary Multiplier의 시뮬레이션 결과
② 32×32 Signed Binary Multiplier의 시뮬레이션 결과
① 32×32 Unsigned Binary Multiplier의 설계
② 32×32 Signed Binary Multiplier의
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소스는 지면관계상 생략한다. ① 2′s complement unit의 원리
② 32-bit 2′s complement unit의 실제 코딩
③ subtracter의 원리
④ 32-bit subtracter의 실제 코딩
⑤ adder-subtracter의 원리
⑥ 32-bit adder-subtracter의 실제 코딩
⑦ carry select adder의 원리
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발생하는 캐리값이다.
모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language)
① - ⅰ. Module
① - ⅱ. Port
① - ⅲ. Nets, Registers, Vectors
① - ⅳ. 기타 사항
② ModelSim
③ 32-bit adder의 설계
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combination top 구현을 위해서는 Branch hadler에서 overflow가 고려되도록 수정되어야 하나, 그 의미가 모호하여 예비보고서 작성시에는 수정하지 못하였다.
따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다.
기타 input
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