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전문지식 82건

[디지털시스템(Verilog)] ALU Decoder 예비보고서
각 경우를 16to1MUX를 이용하여 연결하고, 이를 다시 상위 4bit인 opcode[7:4]의 각 경우로 나누어 16to1MUX를 이용하여 연결하면 최종 output이 출력된다. 실험을 대비하여 모듈을 코딩해보았다. ① Instruction Decoder 정의 ② Instruction Decoder 설계
디지털시스템 ALU Decoder, Verilog Decoder, [디지털시스템(Verilog)] ALU Decoder 예비보고서,
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[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Uni...
decoder에서 고려되어야 할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다. 실험을 대비하여 모듈을 직접 코딩해보았다. 모듈 구현은 address generator decoder와 동일한 방식으로 이루어졌다. ① Address Generator Decoder ② Branch Handler / PC Calcu
디지털시스템 Address Generator, Verilog Branch Handler, [디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서,
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[디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서
combination top 구현을 위해서는 Branch hadler에서 overflow가 고려되도록 수정되어야 하나, 그 의미가 모호하여 예비보고서 작성시에는 수정하지 못하였다. 따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다. 기타 input
디지털시스템 Data Mapping Unit, Verilog Execution Combination Top, [디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서,
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[디지털시스템(Verilog) Register 예비보고서
이다. Flip-Flop을 32개 사용하는 이유는, 32bit의 데이터를 처리하기 위함이다. 각 register의 연산이 끝나면, 이를 Combinational logic의 Decoder에서 선택하여 결과값을 출력하도록 하는 것이 General purpose register의 설계 목적이다. 위의 회로도는 register file
디지털시스템 Register, Verilog 레지스터, [디지털시스템(Verilog) Register 예비보고서,
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[디지털시스템] Verilog 기본 실습 예비보고서
발생하는 캐리값이다. 모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language) ① - ⅰ. Module ① - ⅱ. Port ① - ⅲ. Nets, Registers, Vectors ① - ⅳ. 기타 사항 ② ModelSim ③ 32-bit adder의 설계
디지털시스템 32-bit adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습 예비보고서,
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[디지털시스템(Verilog)] Memory Top & Writeback 예비보고서
alu_result (32) em_data_out (32) dmem controller의 wdata 신호 em_data2 (32) em_sig_init (1) em_sig_stop (1) em_brch (1) em_pc (32) em_pc_brch (32) dmem_write (1) dmem controller의 write 신호 dmem_read (1) dmem controller의 read 신호 dmem_rdata (32) memory로부터 읽어온 dat
디지털시스템 Memory Top Writeback, Verilog 라이트백, [디지털시스템(Verilog)] Memory Top & Writeback 예비보고서,
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[디지털시스템(Verilog) Assembly 예비보고서
로 표현하면 4148가 된다. 이를 Case 1, Case 2와 같은 방법으로 위치를 변환해주면, 4841이 된다. 따라서 16진수로 변환된 최종 코드(2byte)는 4841이 된다. 앞에서 언급했듯, 메모리는 4byte씩 구성되어야 하므로 위의 각 2byte는 합쳐지게 된다. 따라서 16
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[디지털시스템(Verilog)] Multiplexer 예비보고서
다. 32개의 input I와 5개의 selection input S를 잡고, output은 Y로 두었다. 5개의 not 게이트와, 32+32 총 64개의 and게이트의 output과 input 배열은 위의 코드와 같다. 위의 코딩 방법은 각 게이트를 그대로 소스 안에 포함시킨 게이트레벨 코딩이며, 실제 실
디지털시스템 Multiplexer, Verilog 멀티플렉서, [디지털시스템(Verilog)] Multiplexer 예비보고서,
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[디지털시스템(Verilog)] Memory Controller 예비보고서
하는 데이터이다. 10. sram_addr 메모리의 주소이다. addr에서 하위 2bit를 뺀 값이다. 11. oeb read enable로, 0일 때 메모리 read가 일어났다는 뜻이다. 12. web write enable로, 0일 때 메모리 read가 일어났다는 뜻이다. 13. beb byte enable로, 각 bank를 할당하는 역할
디지털시스템 Memory Controller, Verilog 메모리 컨트롤러, [디지털시스템(Verilog)] Memory Controller 예비보고서,
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[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서
, 생략하도록 한다. ⑦ carry select adder의 원리 모듈 구조는 오른쪽과 같다. ripple carry adder와는 달리 Cin이 0일 때와 1일 때로 나누어 각각의 연산을 수행하고, 이를 MUX를 이용하여 사용자에 의해 입력된 Cin의 값의 결과를 출력하게 된다. 연산의 속
디지털시스템 32-bit Adder-Substracter, Verilog Adder, [디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서,
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