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RS-FF에 S=0, R=1이 입력되므로 출력은 0 상태 유지
D=1 일 때 RS-FF의 S=1, R=0 입력과 같으므로 출력은 1 상태 유지
입력과 동일한 결과를 출력하므로 어떤 내용을 일시적으로 저장하거나 전해지는
신호를 지연 시키는데 사용
-D 플립플롭-
1. RST 플립
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FLOP
●타이밍 순서
●카운터(counter)
●리플카운터는 F/F 각각의 지연시간 때문에 용도에 따라서는 적합하지 않을 때가 있다.
♣패턴1
♣패턴2
♣패턴3
♣패턴4
♣패턴5
♣패턴6
◆ 동기 이진 카운터
실험 결과 및 고찰
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D flip-flop은 edge trigger 방식이라는 것이다.
(6) 실험 6에서 PRESET와 CLEAR는 각각 어떤 역할을 하는가?
PRESET=0 일때는 어떤 입력을 주어도 출력 Q는 1이 나오고, CLEAR=0 일때는 어떤 입력을 주어도 출력 Q는 0이 나오게 된다. JK 플립플롭이 기능을 수행
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플립플롭의 Tplh 및 Tphl >
< 74LS74 D 플립플롭의 Tplh 및 Tphl >
(3) [그림 1] RS 래치의 이론적인 상태도를 그려라.
4. 결론
이번 설계실습 계획서를 통해 래치는 레벨 트리거(level trigger)에 의해서 동작하기 때문에 1-상태인 동안 입력의 변화를 출
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사용하여 만든다. 1. 가산 / 감산기
(1) 가산기
(2) 산술 연산기
① 가산기에 의한 산술 연산 회로
② 부호와 자리 넘침 판별 회로
③ 고속 가산 회로
④ 곱셈 회로
2. 플립플롭
(1) RS 플립플롭
(2) D(Data)플립플롭
(3) JK플립플롭
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D 이다.
*플립플롭 A : 플립플롭 B,C,D의 출력이 BCD=000,001,~~~110일 때 A의 상태 는 유지되고 BCD = 11 일때만 반전되므로
J_{ A }
=
K_{ A }
= B and D 이다. 따라서
Ja = Ka = BCD
Jb = Kb = CD
Jc = Kc = D
Jd = Kd = 1
이다.
이 중에서도 우리가 이번에 실험한 동기식
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변할 때의 지연 시간 (상승지연시간)
Tphl
high→low로 변할 때의 지연 시간 (하강지연시간)
(3) [그림1] RS 래치의 이론적인 상태도를 그려라.
RS 래치 회로도
RS 래치 상태도
CLK 0일 때에는 S, R에 상관없이 Q+=Q가 된다. 즉, 상태를 유지한다. 없음
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이번 실험으로 끝나는게 아니라 실제로 많이 쓰이고 중요한 만큼, 기억소자라는 것을 활용해 다른 회로도 꾸며볼 수 있는 연습을 해보면 좋을 것 같다. 디지털 공학 실험
4장 각종 Latch와 Flip-Flop
결 과 보 고 서
1. 결과
2. 검토 및 고찰
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플립플롭의 차이점인 enable입력은 이 입력이 활성 되어있을 때만 SET이나 RESET기능이 작동하게 됩니다.
실험 (5)는 D 플립플롭의 기능에 대해 알아보는 실험이었습니다. D 플립플롭은 D 래치에 CLK (clock)이 있다는 것이라고 생각할 수 있습니다. 이
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실험 6. Bistable or flip-flop
1. 목적
Flip-flop 에 대한 여러 가지 형태의 동작과 특성에 대해 공부한다.
1. R-S 플립플롭의 동작원리를 이해한다.
2. D 플립플롭의 동작을 이해한다.
3. J-K 마스터-슬레이브 플립플롭의 동작특성을 이해한다.
2. 실험 기기
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