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출력이 오른쪽으로 shift 됨
5
H
H
H
a
b
c
d
핀 A,B,C,D 에 각가 들어간 입력이 QA,QB,QC,QD로 각각 출력됨
(3) ULN2003AN IC의 data cheet을 인터넷에서 찾아서 계획서에 첨부하시오. Data sheet을 바탕으로 2개의 BJT와 3개의 저항으로 이루어진 각 Darlington Pair의
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험에서 구한 Noise margin low 와는 3.28%의 오차를 보였고 Noise margin high 와는 22.06%의 오차를 보였다.
▣ 4.7 4.5에서 구한 값들을 사용하여 , 의 값을 구하고, 4.3를 비교하여 분석하여라.
, 에서 사용한 커패시터의 값은 0.1 ㎌이므로
= (1.6 x 0.1 ㎌) / x 4
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대한 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하여라.
2-level AND-OR(NAND-NAND) logic 회로도
(4) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계하여라.
= + + + =
= + + +
= ( + ) + (+)
= () +
다단계 조합 논리 회로도
(
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에서 0으로 변할 때)가 입력 전압이 1에서 0으로 변할 때(출력 전압이 0에서 1로 변할 때)보다 지연 시간이 더 길다.
(4) 게이트를 사용하여 만든 2x4 디코더의 기능에 대해 설명하고, 그 정의에 따라 진리표를 만들고, 2x4 회로도를 설계하라.
디코
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1
11
10
00
0
0
0
0
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1
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1
1
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0
1
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1
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00
01
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00
1
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0
1
0
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대해 자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling이 일어나기 전까지 입력이 올바로 인식되는 데 필요한 최소한의 시간
Th
Hold 시간. Sampling이 일어난
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그리시오. 단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계하시오. 또한, Q1, Q2, Q3출력 신호에 LED를 연결하여 카운터의 상태에 따라 LED에 불이 들어오도록 회로도를 그리시오.
8진 비동기
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대로 주파수는
감소한다.
RS1 : 10㏀
RS2 : 10㏀
주기 : 240us
주파수 : 4.167kHz
RS1 : 10㏀
RS2 : 20㏀
주기 : 280us
주파수 : 3.571kHz
C1 : 20n
주기 : 260us
주파수 : 3.846kHz
C1의 값을
줄일수록 주기가
감소함을
알 수 있다.
반대로 주파수는
증가한다.
C1 : 5n
주기 : 9
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일때의 주기는 대략 69.32us이고, 주파수는 14425.85Hz이다.
따라서 Vco의 이득은 (21739.13-14425.85 / 5-2.5) = 2925.312 Hz/V 이다.
(5)Loop Filter의 cutoff frequency (1/2πRC)가 높아질 경우와 낮아질 경우에, PLL 응답 특성의 변화를 예상하고 그 이유를 제시하시오.
sim
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대략 3ms부터 출력전압값이 증가하여 진동함을 알 수 있다.
FFT plot
발진 주파수 1.1668kHz에서 Loop gain Av = 14.455/15 = 0.963 (대략 1)이 됨을 알 수 있다.
▣ 그림 2와 같이 다이오드를 사용하여 Wien bridge 발진기를 안정화 할 수 있다. Wien bridge 발진기의
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