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설계하며 모드변경을 통해 2가지 Counter를 한꺼번에 구동되도록 설계할 수 있다. 모드 변경에는 'case'를 사용한다. Asynchronous reset은 clock과 상관없이 동작된다.
분주회로를 통해 clock을 느리게 하여 사용할 수 있다. (kit에서는 4MHz의 clk가 입력된
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설계하였고 IBUF의 필요성을 이해하고 코드 내에서 사용할 수 있었다.
Evaluation
유한 문자열 인식기를 설계하는 실험이었다. 언뜻 보면 어렵고 복잡하다 느낄 수 있지만 상태도를 정확히 그려낼 수 있다면 지난번 실험과 크게 다를 바 없이 상태
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설계하였다. 처음에는 어려울 것 같았으나 교수님께서 앞부분의 3bit up/down counter의 소스코드를 잘 이용하라고 힌트를 주셨고, 실험 수업 이후 다른 전공 수업에서 binary/gray counter에 대한 내용을 들어서 더욱 쉽게 소스를 짤 수 있었다. 하지만
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FSM으로
begin
if(reset==1)
current_state <= ZfZ; // reset이 1일경우, FSM의 상태를 \"ZfZ\"으로 reset한다
else
current_state <= next_state; // 아닐경우 next state
end
always @(*) //Moore FSM의 next state를 결정하기위한 논리
begin
case(current_state)
ZfZ:begin
if(sequence_in==1)
next_st
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회로도
(1)3진수 회로
(2)10진수 회로
(3) 최종 결과 회로
3.설계결과
10진수(3진수)
출력파형
ON
1(001)
2(002)
3(010)
4(011)
5(012)
6(020)
7(021)
8(022)
9(100)
4. TROUBLE SHOOTING
문제점
해결방안
회로의 복잡함으로 인한 가격,실용성 문제
☞ 더 간단한 회로를 구성
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