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논리식을 구하면 다음과 같다.
S = A · B + A · B = A + B
C = A · B
입력
출력
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
2.전가산기
A, B en 입력 외에 앞단으로부터 1개의 자리올림수도 동시에 가산을 행할 수 있는 회로를 전가산기회로라 한다. 만약 A=011과 B=101을
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회로라 한다. 그림 3.2를 논리식으로 표현하면 식(3-1)과 같이 된다.
Y =Y1 Y2 Y3
=AB CD EF
식(3.1)에서 마지막 항은 각 변수에 OR를 취한뒤 반전된 형태이다. 드모르간의 정리를 dldydgkaus 식(3.1)은 다음과 같이 된다.
Y=AB+CD+EF
드 모르간의 정리를 이용하
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있다는것도 알아 두는 실험이 되었다. 간단한것만 찾다 보면 어려운 문제를 받아들이기 어렵기 때문이다. 3-2 실습 목표
BCD - 7세그먼트란..?
1)논리 회로 설계
2)compile을 시킬 경우 다음과 같은 결과를 알 수 있다.
*핀 번호 입력
*후기
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시킨후, NAND-NAND로 회로를
구성하여라.
f(A,B,C,D)= SUM (0,4,8,9,10,11,12)
CD
AB
00
01
11
10
00
1
0
0
0
01
1
0
0
0
11
1
0
0
0
10
1
1
1
1
☞
f(A,B,C,D)=AB prime +C prime D prime
☞ NAND-NAND 회로
6)주어진 함수의 논리회로를 구성하여 그리고, 카르노맵을 사용하여 간략화시킨
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AC prime D
5) 주어진 함수의 논리회로를 구성하여 그리고, 카르노 맵을 사용하여 간략화시킨후, AND-OR와 OR-AND 로 각각의 동일한 출력을 갖는 회로를 구성하여라.
f(A,B,C,D)= SUM (0,4,8,9,10,11,12)
f(A,B,C,D)=
SUM (0,4,8,9,10,11,12)
f(A,B,C,D)=
PI (0,4,8,9,10,11,12)
CD
AB
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최종적으로 최소한의 Gate들로 FSM과 전체적인 회로를 완성하게 되어 최적의 Serial Adder를 구현한다. 기본적인 Shift Register와 Full Adder를 최소한의 Gate로 구성한다. 오류 및 입력에 따른 값이 정확히 나오는지 확인한다.
3. 수행 결과
기본적인 Shift
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최종적으로 하나의 섹션만 남으면 PI 식별단계는 완성된 것이다. 여기서 PI란 첵크 표시가 안된 항들을 말한다.
다음에는 PI 선택단계를 수행하기 위해 먼저 그림 3-42에 나타낸 것과 같이 PI 선택표를 작성한다. ① PI 선택표의 왼쪽 컬럼에는 PI
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회로 구성 》
《 A/D CONVERTER 회로 구성 》
회로구성 실험1의 회로 출력에 위의 비교기를 부가한다 (uAl458C OP amp에는 2개의 OP amp가 있으므로 1개의 op amp로 회로를 구성할 수 있다).
1) 1KHz pulse를 single pulse로 바꾸고 (스위치 box를 사용) counter를 0으로
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회로를 워크벤치로 돌려서 얻은 결과값은 다음과 같다.
- 입력 X, Y에 대한 B(Borrow)의 결과값
- 입력 X, Y에 대한 D(Difference)의 결과값
※ 워크벤치의 결과와 실험에 대한 결과가 일치하는 것을 확인할 수 있다.
(2) 예비 보고서 문제 3에서 구성한
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보고서에서 확인했었다. 이 휘발성의 성질을 확인 하기 위해 먼저 인 PIN16을 미연결한 상태에서 ME와 WE를 +5V에 연결한 후 Address를 1011로 설정한 후 ME는 0, WE=+5V로 하여 출력을 측정한 결과는 다음과 같았다.
= 0000
다시 ME와 WE를 +5V로 설정한 후
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