|
논리레벨이 0일 때 완전 0이 아닌 0.2V 수준의 0에 매우 비슷한 값이 나왔으며, 논리레벨이 1일 때는 완전 5V가 아닌, 4.3V 수준의 5V에 매우 비슷한 값이 나왔다.)
실험4) 다음 회로를 구성하고, 표를 완성하시오. (D, T F.F 실험)
- 이론값
D
Q
Q\'
0
0
1
1
1
|
|
|
회로보다Gate-Array나 Standard Cell 등으로 옮긴 회로가 전체 크기도 작아지고 속도도 더 빨라지기 때문이다. 그 이유로는 FPGA의 경우 MUX를 1 Gate로 크기가 저장되며 일반 논리 소자는 이MUX의 변형에 의해 그 크기가 좌우된다. 반면에 Gate-Array의 경우
|
|
|
불 대수에 의한 논리식의 간소화
논리 회로를 구성하는 게이트의 수와 게이트의 입력을 나타내는 변수의 수를 줄이는 것
논리 회로를 논리식으로 표현한 뒤에 불 대수의 기본 규칙을 이용 간소화 한다
예) 불 대수의 간소화 예 &nb
|
|
|
설계 및 구현에 필요한 기초가 된다. 디지털 회로의 핵심인 논리 게이트, 플립플롭, 그리고 다양한 조합 논리 회로를 구성하면서 이론적으로 배운 내용이 실제로 어떻게 적용되는지 체험할 수 있었다. 이러한 경험은 합성 및 최적화에 대한 깊
|
|
|
논리 회로를 정확히 설계해야 한다. 이때 카운터의 회로가 의도한 대로 동작하는지 시뮬레이션을 통해 검증하는 것이 중요하다. 또한, 설계 시 지연 요소와 전력 소비를 고려하여 최적의 성능을 내도록 조정해야 한다. 이러한 과정을 통해 16
|
|
|
플립플롭 간의 지연 시간을 최소화할 수 있다. 설계를 위해 우선 카운터의 진리표를 작성하고, 그에 따라 플립플롭의 적절한 연결 성질을 확인해야 한다. 각 플립플롭의 T입력은 이전의 상태에 따라 결정되며, 이를 위해 조합 논리 회로를 설
|
|
|
논리 게이트를 사용하여 정보를 처리하는 방식과 데이터의 이진적 표현 방식에 대해 배우게 되었다. 다양한 조합 및 순서 논리 회로의 설계와 시뮬레이션을 통해 이론적 지식을 실습에 적용해 보며, 실제 동작하는 회로를 경험하는 과정은 매
|
|
|
회로에서는 신호의 왜곡이나 잡음 문제로 인해 기대한 성능을 제대로 얻지 못했던 경우가 많았다. 이러한 경험은 실제 환경에서 회로가 어떻게 작동하는지를 이해하는 데 큰 도움이 되었다. 디지털 회로 실습에서는 논리 회로 설계와 시뮬레
|
|
|
회로를 만드는 것만 해도 중간에 실수를 하여서 출력 파형이 잘못 나오는 경우도 생기는데 어떻게 설계를 하는 것인지 궁금하기도 하다.
결과 및 토론
이번 실험은 OR, XOR게이트를 만드는 것과 펄스 파형을 이용해 OR, XOR의 논리게이트를 테스
|
|
|
논리의 역전을 구현
: 논리 0으로 인식되는
최대 전압
: 논리 1로 인식되는
최소 전압
noise margin for high input
noise margin for low input
⇒ 아날로그 회로에서 증폭기가
가장 기본이 되는 회로라면
디지털 회로에서는 inverter
회로가 가장 기본이 되는
|
|
메뉴펼치기
