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회로에 연결을 한다.
(전류가 최소일 때, CC LED가 켜지게 되고, 전압이 떨어져 있게된다.)
6)전류 조절기로 천천히 전류를 올려준다.
(처음 조절한 전압수치까지 도달하게 되면 CV LED가 켜짐)
7)실험을 진행한다.
4.주의사항
잘못된 회로 같은 경우
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신호
선택된 출력 회선
S1
S2
D0
D1
D2
D3
0
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
1
0
1
1
0
0
0
1
1X4 디멀티플렉서에서 선택 신호는 네 개의 조합을 만들어야 하므로, 두 개의 선택 신호가 필요하다.
그림 3-601X4 디멀티플렉서 회로도 1. 목적
2. 기본 이론
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이터 입력 D는
Enable 입력의 역할도 동시에 함을 주목한다.
《디멀티플렉서 회로 구성 》
《디멀티플렉서 실험 사진》
①회로구성
2개의 AND GATE와 1개의 INVERTER를 이용하여 회로를 구성하였다. D단자가 Eable과 함께 입력 값의 역할도
함께 하므
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3 분배법칙
a) (A+B)(A+C)=A+BC
b) AB+AC=A(B+C)
정리 4 a) A0=0
b) A+0=A
정리 5 a) A1=A
b) A+1=1
정리 6 a)
b)
정리 7 a) AA=A
b) A+A=A
정리 8 a) A(A+B)=A
b) A+AB=A
정리 9 학 습 지 도 안
◎ 디지털 논리회로
Ⅰ. 기본 논리 게이트(Logic Gate)
Ⅱ. 부울대수(Boolean Algebra)
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논리회로 설계실험 과목을 수강하면서 생소했던 vhdl coding을 배우고, 매주 이론과 실습을 반복하면서, vhdl이라는 언어에 친숙해 질 수 있었다.
한 학기 수업의 결과물이라고 할 수 있는 기말 팀 프로젝트에서 우리 조는 본 레포트와 같이 우리
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b=4\'b0000;
end
endmodule
#HW3
Complete the 4to1 mux and simulate it using testbench. Report must include your own explanation.
→ Input : 4bit [3:0]D, 2bit [1:0]S Output: 1bit Y
module MUX4to1(
input [3:0]d,
input [1:0]s,
output y
);
assign
y = d[0]&(~s[1]&~s[0])|
d[1]&(~s[1]& s[0])|
d[2]&( s[1]&~
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00
0
0
1
1
0
0
0
0
1
0
1
0ns(Default) : HG, LR, PR
Circuit 시작 시
Highway = Green.Local Road= Red.Pedestrian = Red
40ns ~ 900ns : HG, LR, PR
40ns에 reset, reset은 100ns까지 유지됨.
traffic light은 계속 초기 상태를 유지하며 100ns까지 count는 초기화된다. 100ns에서 reset이 off 된 후 co
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:0] min_a;
reg [5:0] min_b;
reg [4:0] min_a;
initial
begin
min_a = 0;
min_b = 0;
end
always @(posedge c1k_c or posedge reset)
begin
if(reset)
begin
min_b<=4'd0;
min_a<=3'd0;
end
else if (c1k_c)
begin
if(comma_a==4'd9 & sec_b==4'd9 & sec_a==3'd5)
begin
if(min_b==4'd9)
begin
min_b<=4'd0;
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일때와 B가 1일때의 를 측정하자.
B=0일때
B=1
⑥ logic equation11을 만족하는 회로를 구성한 후 B가 0 또는 1일때의 입력과 출력의 전압을 측정하자.
B=0일때
B=1일때
8. 논리회로 간소화
실험목적
BCD - 부당한 코드 탐지기의 진리표를 나타낸다.
논
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R-S latch 구성 및 출력
실험 사진 첨부
예비회로 조사를 통한 출력과 비교
Latch 대한 개념 이해
실험 분석
R-S F/F의 회로 구성
J-K f/f 을 구성
J-K F/F 대한 개념 이해
실험 분석
토글 값이 제대로 나오지 않는 이유에 대한 분
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