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VHDL code
1. transport delay
library ieee; use ieee.std_logic_1164.all;
entity bool_func is
port ( x : in std_logic;
y : out std_logic );
end bool_func; 1. Title: VHDL을 이용한 inertial delay와 transport delay 확인
2. purpose:
3. Theory
4. Data & Result
(1) VH
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inertial, transport delay에 의한 신호의 변화(Device:MAX2)
Device : Stratix3
Device : MAX2
7. 참고서적
- 이대영 저, 하드웨어 설계를 위한 VHDL 기초와 응용, 홍릉과학, 초판, 1995, pp.36-48, 64-66, 100
- 박세현 저, 디지털 시스템 설계를 위한 VHDL 기본과 활용, 그린,
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회로이며, 위에서 구성한 회로는 상당히 비효율적일 수 있다는 점을 인정한다.
하지만 논리 Gate라는 생소한 부문에 대해 고민해보고, 직접 회로를 구성하여 그 기능과 작동원리를 이해하여, 실제 문제에 있어서의 적용 가능성을 확인해보는
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연결해 두어야 한다.
※참고문헌
1. TTL응용실무 // Don Lancaster // 한국과학원
2. 디지털시스템 // Tokheim // 싸이텍미디어 ◎TTL의 기본개념
◎TTL의 종류와 특성
◎propagation delay(전파지연)
◎fan-out(출력분기수)
◎입력핀수
◎사용 시 유의점
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Ⅱ. 관련 연구
Ⅲ. CBR HDTV TS 패킷 전송을 위한 새로운 메카니즘의 제안
Ⅳ. 전송단 및 수신단의 하드웨어 구현
Ⅴ. VHDL을 이용한 회로 설계 및 검증
Ⅵ. FPGA를 통한 기능 검증
Ⅶ. 결론
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- 디스토션
그림 45. Distortion 전체 회로
KA4558 (Dual Operational Amplifier)
그림 46. 4558 데이터 시트
5.2 Clean Boost - 클린 부스트
그림 47. Clean Boost 전체 회로
5.3 Fuzz - 퍼즈
그림 48. Fuzz 전체 회로
5.4 Delay - 딜레이
그림 49. Delay 전체 회로
PT2399 (Single Chip Ec
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- 북두 출판사 2000 p.477 ~ p.479 VCO .
<7> 윤 정 배, “두 개의 DLL을 이용한 pulse shrinking delay line 제어회로”, 인하대 대학원 (2004) 석사 논문 , 국회도서관 DLL 석사논문 자료실.
<8> 류 영 수, 락킹 상태 표시기를 이용한 지연 고정 루프 기반의
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Ⅱ. 기초자료
1. 부품별, 기능별 기초자료--------------------
1) 부품별 기초 자료
2) 기능별 기초 자료
Ⅲ. 작품기능
시스템 구성 및 내역--------------------------
1) 흐름도
2) 각 기능별 회로도
1. Robot System 회로
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이용하는 사람을 볼 때면 뿌듯함을 느끼곤 하였습니다. 공사장 막노동 아르바이트를 하면서 함께 만들었던 공장, 함께 건축했던 집, 그리고 함께 닦았던 길이 완성되어서 그것들이 주위 사람들의 터전이 되기도 하고 발판이 되기도 하는 것을
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