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ot_transfer method
=(((a+a)\'+(b+b)\')\'+((a+a)\'+(b+b)\')\')\' // use the not_transfer method
To display this expression
you need 4 gate.
3.AND gate : a*b
a*b=((a)\'+(b)\')\'
=((a+a)\'+(b+b)\')\'
you need 3 gate
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<Half Adder, Full Adder 설계>
1) 반가산기(Half Adder) : Bahavioral Modeling
2)전가산기(Full Adder) : Stuctural Modeling( OR gage + Half Adder)
3)전가산기 : Behavioral Modeling
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을 가진다. 7442는 BCD/10진 디코더 IC이다.
BCD/10진 디코더의 논리 회로 설계시 논리 회로는 10개의 출력을 가지므로 각각에 대해 하나의 부울 함수를 가지며, 이 부울 함수를 간소화시키기 위하여 10개의 카르노 맵이 필요하다. 그러나, 10개의 출
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t
힘을 받으면 전기 발생하며 응력게이지,
전자 라이터등에 주로 사용
논리 합
Logic OR
논리회로로서 입력 A,B 어느 하나라도 1이면
출력 C도 1
논리 적
Logic AND
입력 A,B 동시에 1이 되어야 출력 C도 1이
되며 하나라도 0이면 출력 C도 0이 되는 회로
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회로도 ( )
: 두 개의 접점 A, B 가 모두 동작해야 출력되는 회로를 말한다.
[그림 1.11] AND 논리를 이용한 회로도
② OR gate 회로도 ( )
: 두 개의 접점 중에 하나만 동작해도 출력되는 회로를 말한다.
[그림 1.12] OR 논리를 이용한 회로도
③ NAND gate
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논리식을 작성한 후 불 대수의 정리를 이용하여 간소화하면 아래 식과 같다.
위와 같이 합 S에 대한 논리식을 정리하면 EOR gate 두 개를 사용하여 전 가산기의 합에 대한 논리회로를 구성할 수 있다.
자리 올림 수 Cn에 대한 논리식을 작성한 후
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논리회로)
2번 과제. 4K ROM 1개와 1K RAM 4개를 사용하여 8비트 마이크로컴퓨터를 설계하여 그
림을 그리시오. 이 때 반드시 각각 RAM 칩 번호를 서로 다르게 설정하고 16진법을 사용
한다.
(5장 주기억장치)
3번 과제. 3개의 입력 A, B, C를 가지며 2개
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회로를 구성한다.
⑥ 구성된 회로도를 Quartus 를 사용하여 시뮬레이션 한다.
⑦ BCD가산기의 Simulation 작동 결과를 확인한다.
⑧ Simulation값과 이론 값을 비교해 본다
5. 소자 선택
소자명
수동 소자
74LS83
논리 회로
AND Gate
OR Gate
XOR Gate
Ⅲ. 분석
6.
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회로도로부터 JK 플립플롭이 A와 B의 마스터와 슬레이브로 구성되어 있음을 알 수 있다
논리회로
기호와 동작표
C
J
K
Qn+1
비고
0
X
X
이전상태
불변
1
0
0
이전상태
불변
1
0
1
0
리셋
1
1
0
1
세트
1
1
1
반대상태
보수
진리표
출력상태
C=0 일 때 J와 K의
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논리회로
타이밍도
JK 플립플롭
- 74LS73, 74LS76은 Dual JK M/S Flip-Flop이다.
< 플립플롭 (Flip-Flop) >
- 보통 기본형 플립플롭이나 래치도 플립플롭이라고 하지만 원칙적으로는 마스터-슬레이브 플립플롭이나 에지 트리거링 플립플롭만이 플립플롭
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