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JK flip-flop
(1) <그림 11>의 회로를 구성하고, 입출력 간의 특성 진리표를 완성한다.
(2) JK = 11 인 경우에 다은 상태 출력 Q+는 가 되지않음을 분석하고, 이 문제를 해결하기위한 주종플립플롭과 에지 트리거 플립플롭의 구조와 동작을 기술한
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Journal, Volume 41, Issue 1, 2010, Pages 56-63. https://doi.org/10.1016/j.mejo.2009.12.008 목차
1. 서론
2. 본론
1) 에지트리거 플립플롭(D-, JK-, T-)의 진리표 및 특성 비교
2) 에지트리거 플립플롭(D-, JK-, T-)의 상태도 비교
3. 결론
4. 출처 및 참고문헌
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JK 플립플롭 실험이었다. ‘J에 펄스를 가하면 Q=1, K에 펄스를 가하면 Q=0, J,K로부터 동시에 펄스를 가하면 Q는 보수출력(토글), J,K에 모두 펄스를 가하지 않으면 Q는 변화 없음’이라는 JK플립플롭 이론을 확실하게 구현할 수 있었다. 이 실험에
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JK 플립플롭은 J와 K가 동시에 1이고 클럭 시간이 길면 출력은 0과 1의 상태를 반복하는 레이싱(racing) 현상, 불안정한 회로가 됨
에지 트리거형 JK 플립플롭을 이용하지만 펄스 폭이 작지 않으면 오동작
● 주종 플립플롭(Master-Slave F/F, MS F/F)
: 2개
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플립플롭 회로를 동작시킬 때 게이트 회로를 통한 클록 펄스의 지연 등으로 발진 현상을 일으킬 가능성이 있는 경우, 이 클록 펄스폭을 충분히 짧게 한 신호로 회로를 동작시키는 신호를 에지 트리거라 한다.
(9) 플립플롭들의 응용에 관하여
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