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Fifth edidtion, OXFORD,2004.
③전자회로실험, 청문각, 김경태 외1명
④전자회로공학, 교우사, 최성재 외2명
http://blog.naver.com/3catas?Redirect=Log&logNo=60094543582&topReferer=http://cafeblog.search.naver.com&imgsrc=20091107_252/3catas_12575680651256gh9U_jpg/transister_3catas.jpg
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스위치가 된다. VGS를 0V로 고정시켜놓고 VDS를 VP까지 증가시킬 때 ID의 값이 가장 커지므로 이 때 ON스위치로 동작할 수 있다. 그리고 VDS가 0V여도 VDS가 작으면 트레인에 전류가 거의 흐르지 않게 된다.
④ 공통 드레인 증폭기 회로의 전력이득은
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3.2를 논리식으로 표현하면 Y = Y1 Y2 Y3 = AB CD EF
위 식에서 마지막 항은 각 변수에 OR을 취한 뒤 반전된 형태이다. 드 모르간의 정리를 이용하면 Y = AB + CD + EF
2. 3-상태 TTL 버퍼/인버터
그림 3.4는 3-상태 인버터의 동작을 설명한다. 출력단의 스위치
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3.540 / 2.5 = 1.42
* gm이 0~-0.25일때
(3.540-2.875) / 0.25 = 2.66
* gm이 -2~-2.5일때
0.021 / 0.5 = 0.04
(3) 자기 바이어스 공통-소스 증폭기
Av
Zin
VOP-P(max)
전력이득
계 산 값
4.49
100k
428.94
측 정 값
5.44
91.3k
18.75V
토의
이번 실험에 사용한 JFET는 2sk30A이다.
스위치 대
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14장 NMOS 증폭기
1. 목적
NMOS 트랜지스터를 이용한 공통-소스 증폭기, 공통-게이트 증폭기, 그리고 공통-드레인 증폭기(소스 플로워)의 입력저항, 전압 이득, 그리고 출력 저항을 실험을 통해 주한다.
2.피스파이스 실험결과
3.OSC 실험 결과
※위
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